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1
Design of Testable Reversible Sequential Circuits
Design of Testable Reversible Sequential Circuits
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Design of Testable Reversible Sequential Circuits

Thapliyal, H. ; Ranganathan, N. ; Kotiyal, S.

IEEE transactions on very large scale integration (VLSI) systems, 2013-07, Vol.21 (7), p.1201-1209 [Periódico revisado por pares]

New York, NY: IEEE

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2
Sequential Element Design With Built-In Soft Error Resilience
Sequential Element Design With Built-In Soft Error Resilience
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Sequential Element Design With Built-In Soft Error Resilience

Ming Zhang ; Mitra, S. ; Mak, T.M. ; Seifert, N. ; Wang, N.J. ; Quan Shi ; Kee Sup Kim ; Shanbhag, N.R. ; Patel, S.J.

IEEE transactions on very large scale integration (VLSI) systems, 2006-12, Vol.14 (12), p.1368-1378 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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3
A Lightweight High-Performance Fault Detection Scheme for the Advanced Encryption Standard Using Composite Fields
A Lightweight High-Performance Fault Detection Scheme for the Advanced Encryption Standard Using Composite Fields
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A Lightweight High-Performance Fault Detection Scheme for the Advanced Encryption Standard Using Composite Fields

Mozaffari-Kermani, Mehran ; Reyhani-Masoleh, Arash

IEEE transactions on very large scale integration (VLSI) systems, 2011-01, Vol.19 (1), p.85-91 [Periódico revisado por pares]

New York, NY: IEEE

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4
A Hierarchical Self-Repairing Architecture for Fast Fault Recovery of Digital Systems Inspired From Paralogous Gene Regulatory Circuits
A Hierarchical Self-Repairing Architecture for Fast Fault Recovery of Digital Systems Inspired From Paralogous Gene Regulatory Circuits
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A Hierarchical Self-Repairing Architecture for Fast Fault Recovery of Digital Systems Inspired From Paralogous Gene Regulatory Circuits

Sokehwan Kim ; Hyunho Chu ; Yang, I. ; Sanghoon Hong ; Sung Hoon Jung ; Kwang-Hyun Cho

IEEE transactions on very large scale integration (VLSI) systems, 2012-12, Vol.20 (12), p.2315-2328 [Periódico revisado por pares]

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5
Probabilistic Error Modeling for Nano-Domain Logic Circuits
Probabilistic Error Modeling for Nano-Domain Logic Circuits
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Probabilistic Error Modeling for Nano-Domain Logic Circuits

Rejimon, T. ; Lingasubramanian, K. ; Bhanja, S.

IEEE transactions on very large scale integration (VLSI) systems, 2009-01, Vol.17 (1), p.55-65 [Periódico revisado por pares]

New York, NY: IEEE

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6
Self-Repairing Digital System With Unified Recovery Process Inspired by Endocrine Cellular Communication
Self-Repairing Digital System With Unified Recovery Process Inspired by Endocrine Cellular Communication
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Self-Repairing Digital System With Unified Recovery Process Inspired by Endocrine Cellular Communication

Yang, I. ; Sung Hoon Jung ; Kwang-Hyun Cho

IEEE transactions on very large scale integration (VLSI) systems, 2013-06, Vol.21 (6), p.1027-1040 [Periódico revisado por pares]

New York, NY: IEEE

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7
Concurrent Error Detection for Orthogonal Latin Squares Encoders and Syndrome Computation
Concurrent Error Detection for Orthogonal Latin Squares Encoders and Syndrome Computation
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Concurrent Error Detection for Orthogonal Latin Squares Encoders and Syndrome Computation

Reviriego, Pedro ; Pontarelli, Salvatore ; Maestro, Juan Antonio

IEEE transactions on very large scale integration (VLSI) systems, 2013-12, Vol.21 (12), p.2334-2338 [Periódico revisado por pares]

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8
High Resolution Application Specific Fault Diagnosis of FPGAs
High Resolution Application Specific Fault Diagnosis of FPGAs
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High Resolution Application Specific Fault Diagnosis of FPGAs

Tahoori, M. B.

IEEE transactions on very large scale integration (VLSI) systems, 2011-10, Vol.19 (10), p.1775-1786 [Periódico revisado por pares]

New York, NY: IEEE

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9
Fault Demotion Using Reconfigurable Slack (FaDReS)
Fault Demotion Using Reconfigurable Slack (FaDReS)
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Fault Demotion Using Reconfigurable Slack (FaDReS)

Imran, N. ; Jooheung Lee ; DeMara, R. F.

IEEE transactions on very large scale integration (VLSI) systems, 2013-07, Vol.21 (7), p.1364-1368 [Periódico revisado por pares]

New York, NY: IEEE

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10
Low-Cost Scan-Chain-Based Technique to Recover Multiple Errors in TMR Systems
Low-Cost Scan-Chain-Based Technique to Recover Multiple Errors in TMR Systems
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Low-Cost Scan-Chain-Based Technique to Recover Multiple Errors in TMR Systems

Ebrahimi, Mojtaba ; Miremadi, Seyed Ghassem ; Asadi, Hossein ; Fazeli, Mahdi

IEEE transactions on very large scale integration (VLSI) systems, 2013-08, Vol.21 (8), p.1454-1468 [Periódico revisado por pares]

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