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Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA
Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA
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Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA

Ma, Yufei ; Cao, Yu ; Vrudhula, Sarma ; Seo, Jae-sun

IEEE transactions on very large scale integration (VLSI) systems, 2018-07, Vol.26 (7), p.1354-1367 [Periódico revisado por pares]

New York: IEEE

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High Throughput/Gate AES Hardware Architectures Based on Datapath Compression
High Throughput/Gate AES Hardware Architectures Based on Datapath Compression
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High Throughput/Gate AES Hardware Architectures Based on Datapath Compression

Ueno, Rei ; Homma, Naofumi ; Morioka, Sumio ; Miura, Noriyuki ; Matsuda, Kohei ; Nagata, Makoto ; Bhasin, Shivam ; Mathieu, Yves ; Graba, Tarik ; Danger, Jean-Luc

IEEE transactions on computers, 2020-04, Vol.69 (4), p.534-548 [Periódico revisado por pares]

IEEE

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3
An Efficient and Scalable Semiconductor Architecture for Parallel Automata Processing
An Efficient and Scalable Semiconductor Architecture for Parallel Automata Processing
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An Efficient and Scalable Semiconductor Architecture for Parallel Automata Processing

Dlugosch, Paul ; Brown, Dave ; Glendenning, Paul ; Leventhal, Michael ; Noyes, Harold

IEEE transactions on parallel and distributed systems, 2014-12, Vol.25 (12), p.3088-3098 [Periódico revisado por pares]

New York: IEEE

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Introduction to the Special Issue on Next-Generation On-Chip and Off-Chip Communication Architectures for Edge, Cloud and HPC
Introduction to the Special Issue on Next-Generation On-Chip and Off-Chip Communication Architectures for Edge, Cloud and HPC
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Introduction to the Special Issue on Next-Generation On-Chip and Off-Chip Communication Architectures for Edge, Cloud and HPC

Kim, John ; Krishna, Tushar

ACM journal on emerging technologies in computing systems, 2023-11, Vol.19 (4), p.1-1, Article 31 [Periódico revisado por pares]

New York, NY: ACM

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An Energy-Efficient Architecture for Binary Weight Convolutional Neural Networks
An Energy-Efficient Architecture for Binary Weight Convolutional Neural Networks
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An Energy-Efficient Architecture for Binary Weight Convolutional Neural Networks

Wang, Yizhi ; Lin, Jun ; Wang, Zhongfeng

IEEE transactions on very large scale integration (VLSI) systems, 2018-02, Vol.26 (2), p.280-293 [Periódico revisado por pares]

IEEE

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6
LCHR-TSV: Novel Low Cost and Highly Repairable Honeycomb-Based TSV Redundancy Architecture for Clustered Faults
LCHR-TSV: Novel Low Cost and Highly Repairable Honeycomb-Based TSV Redundancy Architecture for Clustered Faults
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LCHR-TSV: Novel Low Cost and Highly Repairable Honeycomb-Based TSV Redundancy Architecture for Clustered Faults

Ni, Tianming ; Yao, Yao ; Chang, Hao ; Lu, Lin ; Liang, Huaguo ; Yan, Aibin ; Huang, Zhengfeng ; Wen, Xiaoqing

IEEE transactions on computer-aided design of integrated circuits and systems, 2020-10, Vol.39 (10), p.2938-2951 [Periódico revisado por pares]

New York: IEEE

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Hardware-Based Trusted Computing Architectures for Isolation and Attestation
Hardware-Based Trusted Computing Architectures for Isolation and Attestation
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Hardware-Based Trusted Computing Architectures for Isolation and Attestation

Maene, Pieter ; Gotzfried, Johannes ; de Clercq, Ruan ; Muller, Tilo ; Freiling, Felix ; Verbauwhede, Ingrid

IEEE transactions on computers, 2018-03, Vol.67 (3), p.361-374 [Periódico revisado por pares]

New York: IEEE

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Device-Circuit-Architecture Co-Exploration for Computing-in-Memory Neural Accelerators
Device-Circuit-Architecture Co-Exploration for Computing-in-Memory Neural Accelerators
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Device-Circuit-Architecture Co-Exploration for Computing-in-Memory Neural Accelerators

Jiang, Weiwen ; Lou, Qiuwen ; Yan, Zheyu ; Yang, Lei ; Hu, Jingtong ; Hu, Xiaobo Sharon ; Shi, Yiyu

IEEE transactions on computers, 2021-04, Vol.70 (4), p.595-605 [Periódico revisado por pares]

IEEE

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Systematic Design of an Approximate Adder: The Optimized Lower Part Constant-OR Adder
Systematic Design of an Approximate Adder: The Optimized Lower Part Constant-OR Adder
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Systematic Design of an Approximate Adder: The Optimized Lower Part Constant-OR Adder

Dalloo, Ayad ; Najafi, Ardalan ; Garcia-Ortiz, Alberto

IEEE transactions on very large scale integration (VLSI) systems, 2018-08, Vol.26 (8), p.1595-1599 [Periódico revisado por pares]

New York: IEEE

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Architecture of Cobweb-Based Redundant TSV for Clustered Faults
Architecture of Cobweb-Based Redundant TSV for Clustered Faults
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Architecture of Cobweb-Based Redundant TSV for Clustered Faults

Ni, Tianming ; Liu, Dongsheng ; Xu, Qi ; Huang, Zhengfeng ; Liang, Huaguo ; Yan, Aibin

IEEE transactions on very large scale integration (VLSI) systems, 2020-07, Vol.28 (7), p.1736-1739 [Periódico revisado por pares]

New York: IEEE

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