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1
Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão
Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão
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Tese de Doutorado 		Adicionar ao Meu Espaço

Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão

Holanda, Jose Arnaldo Mascagni De

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Instituto de Ciências Matemáticas e de Computação 2017-05-17

Acesso online. A biblioteca também possui exemplares impressos.

2
Neural Architecture Search Survey: A Hardware Perspective
Neural Architecture Search Survey: A Hardware Perspective
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Artigo 		Adicionar ao Meu Espaço

Neural Architecture Search Survey: A Hardware Perspective

Chitty-Venkata, Krishna Teja ; Somani, Arun K.

ACM computing surveys, 2022-11, Vol.55 (4), p.1-36, Article 78 [Periódico revisado por pares]

New York, NY: ACM

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3
A Survey of System Architectures and Techniques for FPGA Virtualization
A Survey of System Architectures and Techniques for FPGA Virtualization
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Artigo 		Adicionar ao Meu Espaço

A Survey of System Architectures and Techniques for FPGA Virtualization

Quraishi, Masudul Hassan ; Tavakoli, Erfan Bank ; Ren, Fengbo

IEEE transactions on parallel and distributed systems, 2021-09, Vol.32 (9), p.2216-2230 [Periódico revisado por pares]

IEEE

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4
Encoding, Model, and Architecture: Systematic Optimization for Spiking Neural Network in FPGAs
Encoding, Model, and Architecture: Systematic Optimization for Spiking Neural Network in FPGAs
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Ata de Congresso 		Adicionar ao Meu Espaço

Encoding, Model, and Architecture: Systematic Optimization for Spiking Neural Network in FPGAs

Fang, Haowen ; Mei, Zaidao ; Shrestha, Amar ; Zhao, Ziyi ; Li, Yilan ; Qiu, Qinru

2020 IEEE/ACM International Conference On Computer Aided Design (ICCAD), 2020, p.1-9

Association on Computer Machinery

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5
Plasticine: A Reconfigurable Accelerator for Parallel Patterns
Plasticine: A Reconfigurable Accelerator for Parallel Patterns
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Artigo 		Adicionar ao Meu Espaço

Plasticine: A Reconfigurable Accelerator for Parallel Patterns

Prabhakar, Raghu ; Zhang, Yaqi ; Koeplinger, David ; Feldman, Matt ; Zhao, Tian ; Hadjis, Stefan ; Pedram, Ardavan ; Kozyrakis, Christos ; Olukotun, Kunle

IEEE MICRO, 2018-05, Vol.38 (3), p.20-31 [Periódico revisado por pares]

Los Alamitos: IEEE

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6
Algorithm and Architecture Design of the H.265/HEVC Intra Encoder
Algorithm and Architecture Design of the H.265/HEVC Intra Encoder
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Artigo 		Adicionar ao Meu Espaço

Algorithm and Architecture Design of the H.265/HEVC Intra Encoder

Pastuszak, Grzegorz ; Abramowski, Andrzej

IEEE transactions on circuits and systems for video technology, 2016-01, Vol.26 (1), p.210-222 [Periódico revisado por pares]

New York: IEEE

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7
A FPGA based implementation of Sobel edge detection
A FPGA based implementation of Sobel edge detection
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Artigo 		Adicionar ao Meu Espaço

A FPGA based implementation of Sobel edge detection

Nausheen, Nazma ; Seal, Ayan ; Khanna, Pritee ; Halder, Santanu

Microprocessors and microsystems, 2018-02, Vol.56, p.84-91 [Periódico revisado por pares]

Kidlington: Elsevier B.V

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8
Pipelined Decision Tree Classification Accelerator Implementation in FPGA (DT-CAIF)
Pipelined Decision Tree Classification Accelerator Implementation in FPGA (DT-CAIF)
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Artigo 		Adicionar ao Meu Espaço

Pipelined Decision Tree Classification Accelerator Implementation in FPGA (DT-CAIF)

Saqib, Fareena ; Dutta, Aindrik ; Plusquellic, Jim ; Ortiz, Philip ; Pattichis, Marios S.

IEEE transactions on computers, 2015-01, Vol.64 (1), p.280-285 [Periódico revisado por pares]

New York: IEEE

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9
A Scalable and Modular Architecture for High-Performance Packet Classification
A Scalable and Modular Architecture for High-Performance Packet Classification
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A Scalable and Modular Architecture for High-Performance Packet Classification

Ganegedara, Thilan ; Weirong Jiang ; Prasanna, Viktor K.

IEEE transactions on parallel and distributed systems, 2014-05, Vol.25 (5), p.1135-1144 [Periódico revisado por pares]

New York: IEEE

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10
VLSI Design of a High-Performance Multicontext MQ Arithmetic Coder
VLSI Design of a High-Performance Multicontext MQ Arithmetic Coder
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VLSI Design of a High-Performance Multicontext MQ Arithmetic Coder

Jing, Peng ; Zhang, Wei ; Yan, Long ; Liu, Yanyan

IEEE transactions on very large scale integration (VLSI) systems, 2023-03, Vol.31 (3), p.1-5 [Periódico revisado por pares]

New York: IEEE

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