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A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA
A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA
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Artigo 		Adicionar ao Meu Espaço

A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA

Leandro de Souza Rosa Aravind Dasu; Pedro C Diniz (Pedro Nuno Cruz Diniz); Vanderlei Bonato

Journal of Signal Processing Systems Netherlands : Springer v. 90, n. 3, p. 357-369, Mar. 2018

The Netherlands 2018

Localização: ICMC - Inst. Ciên. Mat. Computação    (PROD 2856134 )(Acessar)

2
Generating parallel algorithms for cluster and grid computing
Generating parallel algorithms for cluster and grid computing
Material Type:
Artigo de Congresso 		Adicionar ao Meu Espaço

Generating parallel algorithms for cluster and grid computing

Ulisses Kendi Hayashida Kunio Okuda; Siang Wun Song; Jairo Panetta; International Conference on Computational Science - ICCS (5. 2005 Atlanta)

Proceedings Berlin : Springer, 2005

Berlin Springer 2005

Localização: IME - Inst. Matemática e Estatística    (PROD-1441918 ) e outros locais(Acessar)

3
Systolic computations
Systolic computations
Material Type:
Livro 		Adicionar ao Meu Espaço

Systolic computations

M. A. Frumkin (Mikhail Aleksandrovich)

Dordrecht Kluwer Academic Publishers Boston c1992

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4
Factored Systolic Arrays Based on Radix-8 Multiplication for Machine Learning Acceleration
Factored Systolic Arrays Based on Radix-8 Multiplication for Machine Learning Acceleration
Material Type:
Artigo 		Adicionar ao Meu Espaço

Factored Systolic Arrays Based on Radix-8 Multiplication for Machine Learning Acceleration

Inayat, Kashif ; Ullah, Inayat ; Chung, Jaeyong

IEEE transactions on very large scale integration (VLSI) systems, 2024-05, p.1-11 [Periódico revisado por pares]

IEEE

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5
ReDas: A Lightweight Architecture for Supporting Fine-Grained Reshaping and Multiple Dataflows on Systolic Array
ReDas: A Lightweight Architecture for Supporting Fine-Grained Reshaping and Multiple Dataflows on Systolic Array
Material Type:
Artigo 		Adicionar ao Meu Espaço

ReDas: A Lightweight Architecture for Supporting Fine-Grained Reshaping and Multiple Dataflows on Systolic Array

Han, Meng ; Wang, Liang ; Xiao, Limin ; Cai, Tianhao ; Wang, Zeyu ; Xu, Xiangrong ; Zhang, Chenhao

IEEE transactions on computers, 2024-05, p.1-14 [Periódico revisado por pares]

IEEE

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6
Non-Linear CNN-Based Read Channel for Hard Disk Drive With 30% Error Rate Reduction and Sequential 200-Mbits/s Throughput in 28-nm CMOS
Non-Linear CNN-Based Read Channel for Hard Disk Drive With 30% Error Rate Reduction and Sequential 200-Mbits/s Throughput in 28-nm CMOS
Material Type:
Artigo 		Adicionar ao Meu Espaço

Non-Linear CNN-Based Read Channel for Hard Disk Drive With 30% Error Rate Reduction and Sequential 200-Mbits/s Throughput in 28-nm CMOS

Qin, Yuwei ; Purdy, Ruben ; Probst, Alec ; Lin, Ching-Yi ; Zhu, Jian-Gang

IEEE journal of solid-state circuits, 2023-04, Vol.58 (4), p.1-12 [Periódico revisado por pares]

New York: IEEE

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7
EWS: An Energy-Efficient CNN Accelerator With Enhanced Weight Stationary Dataflow
EWS: An Energy-Efficient CNN Accelerator With Enhanced Weight Stationary Dataflow
Material Type:
Artigo 		Adicionar ao Meu Espaço

EWS: An Energy-Efficient CNN Accelerator With Enhanced Weight Stationary Dataflow

Wang, Chengxuan ; Wang, Zongsheng ; Li, Shuaiting ; Zhang, Yuanming ; Shen, Haibin ; Huang, Kejie

IEEE transactions on circuits and systems. II, Express briefs, 2024, p.1-1 [Periódico revisado por pares]

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8
Sense: Model-Hardware Codesign for Accelerating Sparse CNNs on Systolic Arrays
Sense: Model-Hardware Codesign for Accelerating Sparse CNNs on Systolic Arrays
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Artigo 		Adicionar ao Meu Espaço

Sense: Model-Hardware Codesign for Accelerating Sparse CNNs on Systolic Arrays

Sun, Wenhao ; Liu, Deng ; Zou, Zhiwei ; Sun, Wendi ; Chen, Song ; Kang, Yi

IEEE transactions on very large scale integration (VLSI) systems, 2023-04, Vol.31 (4), p.1-14 [Periódico revisado por pares]

New York: IEEE

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9
Hybrid Accumulator Factored Systolic Array for Machine Learning Acceleration
Hybrid Accumulator Factored Systolic Array for Machine Learning Acceleration
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Artigo 		Adicionar ao Meu Espaço

Hybrid Accumulator Factored Systolic Array for Machine Learning Acceleration

Inayat, Kashif ; Chung, Jaeyong

IEEE transactions on very large scale integration (VLSI) systems, 2022-07, Vol.30 (7), p.881-892 [Periódico revisado por pares]

New York: IEEE

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10
STRAIT: Self-Test and Self-Recovery for AI Accelerator
STRAIT: Self-Test and Self-Recovery for AI Accelerator
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STRAIT: Self-Test and Self-Recovery for AI Accelerator

Lee, Hayoung ; Kim, Jihye ; Park, Jongho ; Kang, Sungho

IEEE transactions on computer-aided design of integrated circuits and systems, 2023-09, Vol.42 (9), p.1-1 [Periódico revisado por pares]

New York: IEEE

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Deste Autor:

  1. Frumkin, M
  2. Bonato, V
  3. Rosa, L
  4. Diniz, P
  5. Song, S

Neste Assunto:

  1. Systolic Arrays
  2. Science & Technology
  3. Technology
  4. Engineering
  5. Engineering, Electrical & Electronic

  • Realização: ABCD-USP USP   Logos de Redes Sociais: Freepik

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