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Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA
Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA
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Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA

Ma, Yufei ; Cao, Yu ; Vrudhula, Sarma ; Seo, Jae-sun

IEEE transactions on very large scale integration (VLSI) systems, 2018-07, Vol.26 (7), p.1354-1367 [Periódico revisado por pares]

New York: IEEE

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2
High Throughput/Gate AES Hardware Architectures Based on Datapath Compression
High Throughput/Gate AES Hardware Architectures Based on Datapath Compression
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High Throughput/Gate AES Hardware Architectures Based on Datapath Compression

Ueno, Rei ; Homma, Naofumi ; Morioka, Sumio ; Miura, Noriyuki ; Matsuda, Kohei ; Nagata, Makoto ; Bhasin, Shivam ; Mathieu, Yves ; Graba, Tarik ; Danger, Jean-Luc

IEEE transactions on computers, 2020-04, Vol.69 (4), p.534-548 [Periódico revisado por pares]

IEEE

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3
On-Chip Interconnection Architecture of the Tile Processor
On-Chip Interconnection Architecture of the Tile Processor
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On-Chip Interconnection Architecture of the Tile Processor

Wentzlaff, D. ; Griffin, P. ; Hoffmann, H. ; Liewei Bao ; Edwards, B. ; Ramey, C. ; Mattina, M. ; Chyi-Chang Miao ; Brown, J.F. ; Agarwal, A.

IEEE MICRO, 2007-09, Vol.27 (5), p.15-31 [Periódico revisado por pares]

Los Alamitos: IEEE

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4
An Energy-Efficient Architecture for Binary Weight Convolutional Neural Networks
An Energy-Efficient Architecture for Binary Weight Convolutional Neural Networks
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An Energy-Efficient Architecture for Binary Weight Convolutional Neural Networks

Wang, Yizhi ; Lin, Jun ; Wang, Zhongfeng

IEEE transactions on very large scale integration (VLSI) systems, 2018-02, Vol.26 (2), p.280-293 [Periódico revisado por pares]

IEEE

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5
LCHR-TSV: Novel Low Cost and Highly Repairable Honeycomb-Based TSV Redundancy Architecture for Clustered Faults
LCHR-TSV: Novel Low Cost and Highly Repairable Honeycomb-Based TSV Redundancy Architecture for Clustered Faults
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LCHR-TSV: Novel Low Cost and Highly Repairable Honeycomb-Based TSV Redundancy Architecture for Clustered Faults

Ni, Tianming ; Yao, Yao ; Chang, Hao ; Lu, Lin ; Liang, Huaguo ; Yan, Aibin ; Huang, Zhengfeng ; Wen, Xiaoqing

IEEE transactions on computer-aided design of integrated circuits and systems, 2020-10, Vol.39 (10), p.2938-2951 [Periódico revisado por pares]

New York: IEEE

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6
Hardware-Based Trusted Computing Architectures for Isolation and Attestation
Hardware-Based Trusted Computing Architectures for Isolation and Attestation
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Hardware-Based Trusted Computing Architectures for Isolation and Attestation

Maene, Pieter ; Gotzfried, Johannes ; de Clercq, Ruan ; Muller, Tilo ; Freiling, Felix ; Verbauwhede, Ingrid

IEEE transactions on computers, 2018-03, Vol.67 (3), p.361-374 [Periódico revisado por pares]

New York: IEEE

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7
Systematic Design of an Approximate Adder: The Optimized Lower Part Constant-OR Adder
Systematic Design of an Approximate Adder: The Optimized Lower Part Constant-OR Adder
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Systematic Design of an Approximate Adder: The Optimized Lower Part Constant-OR Adder

Dalloo, Ayad ; Najafi, Ardalan ; Garcia-Ortiz, Alberto

IEEE transactions on very large scale integration (VLSI) systems, 2018-08, Vol.26 (8), p.1595-1599 [Periódico revisado por pares]

New York: IEEE

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8
Architecture of Cobweb-Based Redundant TSV for Clustered Faults
Architecture of Cobweb-Based Redundant TSV for Clustered Faults
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Architecture of Cobweb-Based Redundant TSV for Clustered Faults

Ni, Tianming ; Liu, Dongsheng ; Xu, Qi ; Huang, Zhengfeng ; Liang, Huaguo ; Yan, Aibin

IEEE transactions on very large scale integration (VLSI) systems, 2020-07, Vol.28 (7), p.1736-1739 [Periódico revisado por pares]

New York: IEEE

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9
A High-Throughput and Power-Efficient FPGA Implementation of YOLO CNN for Object Detection
A High-Throughput and Power-Efficient FPGA Implementation of YOLO CNN for Object Detection
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A High-Throughput and Power-Efficient FPGA Implementation of YOLO CNN for Object Detection

Nguyen, Duy Thanh ; Nguyen, Tuan Nghia ; Kim, Hyun ; Lee, Hyuk-Jae

IEEE transactions on very large scale integration (VLSI) systems, 2019-08, Vol.27 (8), p.1861-1873 [Periódico revisado por pares]

New York: IEEE

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10
PLAC: Piecewise Linear Approximation Computation for All Nonlinear Unary Functions
PLAC: Piecewise Linear Approximation Computation for All Nonlinear Unary Functions
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PLAC: Piecewise Linear Approximation Computation for All Nonlinear Unary Functions

Dong, Hongxi ; Wang, Manzhen ; Luo, Yuanyong ; Zheng, Muhan ; An, Mengyu ; Ha, Yajun ; Pan, Hongbing

IEEE transactions on very large scale integration (VLSI) systems, 2020-09, Vol.28 (9), p.2014-2027 [Periódico revisado por pares]

New York: IEEE

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