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Digital systems, with algorithm implementation
Digital systems, with algorithm implementation
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Digital systems, with algorithm implementation

Marc Davio Jean-Pierre Deschamps 1945-; André Thayse 1940-

Chichester West Sussex New York Wiley c1983

Localização: EPELM - Esc. Politécnica-Bib Eng Elet., Mec. e Naval    (004.312 D289d ) e outros locais(Acessar)

2
A FPGA based implementation of Sobel edge detection
A FPGA based implementation of Sobel edge detection
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A FPGA based implementation of Sobel edge detection

Nausheen, Nazma ; Seal, Ayan ; Khanna, Pritee ; Halder, Santanu

Microprocessors and microsystems, 2018-02, Vol.56, p.84-91 [Periódico revisado por pares]

Kidlington: Elsevier B.V

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3
VLSI Design of Saturation-Based Image Dehazing Algorithm
VLSI Design of Saturation-Based Image Dehazing Algorithm
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VLSI Design of Saturation-Based Image Dehazing Algorithm

Upadhyay, Bharat Bhushan ; Sarawadekar, Kishor

IEEE transactions on very large scale integration (VLSI) systems, 2023-07, Vol.31 (7), p.1-10 [Periódico revisado por pares]

New York: IEEE

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4
VPQC: A Domain-Specific Vector Processor for Post-Quantum Cryptography Based on RISC-V Architecture
VPQC: A Domain-Specific Vector Processor for Post-Quantum Cryptography Based on RISC-V Architecture
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VPQC: A Domain-Specific Vector Processor for Post-Quantum Cryptography Based on RISC-V Architecture

Xin, Guozhu ; Han, Jun ; Yin, Tianyu ; Zhou, Yuchao ; Yang, Jianwei ; Cheng, Xu ; Zeng, Xiaoyang

IEEE transactions on circuits and systems. I, Regular papers, 2020-08, Vol.67 (8), p.2672-2684 [Periódico revisado por pares]

New York: IEEE

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Parallelized RDOQ Algorithm and Fully Pipelined Hardware Architecture for AVS3 Video Coding
Parallelized RDOQ Algorithm and Fully Pipelined Hardware Architecture for AVS3 Video Coding
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Parallelized RDOQ Algorithm and Fully Pipelined Hardware Architecture for AVS3 Video Coding

Huang, Xiaofeng ; Tang, Ran ; Pan, Rui ; Yin, Haibing ; Wang, Zhao ; Wang, Shiqi ; Ma, Siwei

IEEE transactions on circuits and systems for video technology, 2024-07, Vol.34 (7), p.6430-6444 [Periódico revisado por pares]

New York: IEEE

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6
Keep it simple and switch to pure tellurium
Keep it simple and switch to pure tellurium
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Artigo 		Adicionar ao Meu Espaço

Keep it simple and switch to pure tellurium

Calarco, Raffaella ; Arciprete, Fabrizio

Science (American Association for the Advancement of Science), 2021-12, Vol.374 (6573), p.1321-1322 [Periódico revisado por pares]

United States: The American Association for the Advancement of Science

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7
Design and performance analysis of reconfigurable modified Vedic multiplier with 3-1-1-2 compressor
Design and performance analysis of reconfigurable modified Vedic multiplier with 3-1-1-2 compressor
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Design and performance analysis of reconfigurable modified Vedic multiplier with 3-1-1-2 compressor

Sivanandam, K. ; Kumar, P.

Microprocessors and microsystems, 2019-03, Vol.65, p.97-106 [Periódico revisado por pares]

Kidlington: Elsevier B.V

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8
Dedicated hardware design for efficient quantum computations using classical logic gates
Dedicated hardware design for efficient quantum computations using classical logic gates
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Dedicated hardware design for efficient quantum computations using classical logic gates

Nedjah, Nadia ; Raposo, Sérgio ; de Macedo Mourelle, Luiza

The Journal of supercomputing, 2024-03, Vol.80 (5), p.7028-7070 [Periódico revisado por pares]

New York: Springer US

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9
Algorithm and Architecture Design of a Hardware-Efficient Image Dehazing Engine
Algorithm and Architecture Design of a Hardware-Efficient Image Dehazing Engine
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Algorithm and Architecture Design of a Hardware-Efficient Image Dehazing Engine

Lee, Yu-Hsuan ; Wu, Bo-Hua

IEEE transactions on circuits and systems for video technology, 2019-07, Vol.29 (7), p.2146-2161 [Periódico revisado por pares]

New York: IEEE

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10
Heterogeneous FPGA Architecture Using Threshold Logic Gates for Improved Area, Power, and Performance
Heterogeneous FPGA Architecture Using Threshold Logic Gates for Improved Area, Power, and Performance
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Heterogeneous FPGA Architecture Using Threshold Logic Gates for Improved Area, Power, and Performance

Wagle, Ankit ; Vrudhula, Sarma

IEEE transactions on computer-aided design of integrated circuits and systems, 2022-06, Vol.41 (6), p.1855-1867 [Periódico revisado por pares]

New York: IEEE

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  2. Davio, M
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  1. Logic Circuits
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