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Digital Systems Design with FPGAs and CPLDs
Digital Systems Design with FPGAs and CPLDs
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Digital Systems Design with FPGAs and CPLDs

Grout, Ian

San Diego: Elsevier Science 2011

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System-on-a-Chip Verification: Methodology and Techniques
System-on-a-Chip Verification: Methodology and Techniques
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System-on-a-Chip Verification: Methodology and Techniques

Rashinkar, Prakash ; Paterson, Peter ; Singh, Leena

Boston, MA: Springer 2007

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Unification of scheduling, binding, and retiming to reduce power consumption under timings and resources constraints
Unification of scheduling, binding, and retiming to reduce power consumption under timings and resources constraints
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Unification of scheduling, binding, and retiming to reduce power consumption under timings and resources constraints

Chabini, N. ; Wolf, W.

IEEE transactions on very large scale integration (VLSI) systems, 2005-10, Vol.13 (10), p.1113-1126 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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Engineering Digital Design
Engineering Digital Design
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Engineering Digital Design

Tinder, Richard F

Academic Press 2000

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Reducing dynamic power consumption in synchronous sequential digital designs using retiming and supply voltage scaling
Reducing dynamic power consumption in synchronous sequential digital designs using retiming and supply voltage scaling
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Reducing dynamic power consumption in synchronous sequential digital designs using retiming and supply voltage scaling

Chabini, N. ; Wolf, W.

IEEE transactions on very large scale integration (VLSI) systems, 2004-06, Vol.12 (6), p.573-589 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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6
Hardware implementation of evolvable block-based neural networks utilizing a cost efficient sigmoid-like activation function
Hardware implementation of evolvable block-based neural networks utilizing a cost efficient sigmoid-like activation function
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Hardware implementation of evolvable block-based neural networks utilizing a cost efficient sigmoid-like activation function

Nambiar, Vishnu P. ; Khalil-Hani, Mohamed ; Sahnoun, Riadh ; Marsono, M.N.

Neurocomputing (Amsterdam), 2014-09, Vol.140, p.228-241 [Periódico revisado por pares]

Amsterdam: Elsevier B.V

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Practical Formal Methods for Hardware Design
Practical Formal Methods for Hardware Design
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Practical Formal Methods for Hardware Design

Kloos, Carlos Delgado ; Damm, Werner Kloos, Carlos Delgado ; Damm, Werner

Berlin, Heidelberg: Springer Berlin / Heidelberg 1997

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8
Asynchronous Data-Driven Circuit Synthesis
Asynchronous Data-Driven Circuit Synthesis
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Asynchronous Data-Driven Circuit Synthesis

Taylor, Sam ; Edwards, Doug A ; Plana, Luis A ; Tarazona D, Luis A

IEEE transactions on very large scale integration (VLSI) systems, 2010-07, Vol.18 (7), p.1093-1106 [Periódico revisado por pares]

New York, NY: IEEE

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9
Experiences in Digital Circuit Design Courses: A Self-Study Platform for Learning Support
Experiences in Digital Circuit Design Courses: A Self-Study Platform for Learning Support
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Experiences in Digital Circuit Design Courses: A Self-Study Platform for Learning Support

Bañeres, David ; Clariso, Robert ; Jorba, Josep ; Serra, Montse

IEEE transactions on learning technologies, 2014-10, Vol.7 (4), p.360-374 [Periódico revisado por pares]

Piscataway: IEEE

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10
On the Design of RNS Reverse Converters for the Four-Moduli Set {2n + 1, 2n ― 1, 2n, 2n+1 + 1}
On the Design of RNS Reverse Converters for the Four-Moduli Set {2n + 1, 2n ― 1, 2n, 2n+1 + 1}
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On the Design of RNS Reverse Converters for the Four-Moduli Set {2n + 1, 2n ― 1, 2n, 2n+1 + 1}

SOUSA, Leonel ; ANTAO, Samuel ; CHAVES, Ricardo

IEEE transactions on very large scale integration (VLSI) systems, 2013-10, Vol.21 (10), p.1945-1949 [Periódico revisado por pares]

New York, NY: Institute of Electrical and Electronics Engineers

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