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1
High Throughput/Gate AES Hardware Architectures Based on Datapath Compression
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Artigo
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High Throughput/Gate AES Hardware Architectures Based on Datapath Compression

Ueno, Rei ; Homma, Naofumi ; Morioka, Sumio ; Miura, Noriyuki ; Matsuda, Kohei ; Nagata, Makoto ; Bhasin, Shivam ; Mathieu, Yves ; Graba, Tarik ; Danger, Jean-Luc

IEEE transactions on computers, 2020-04, Vol.69 (4), p.534-548 [Periódico revisado por pares]

New York: IEEE

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2
Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA
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Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA

Ma, Yufei ; Cao, Yu ; Vrudhula, Sarma ; Seo, Jae-sun

IEEE transactions on very large scale integration (VLSI) systems, 2018-07, Vol.26 (7), p.1354-1367 [Periódico revisado por pares]

New York: IEEE

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3
Hardware-Based Trusted Computing Architectures for Isolation and Attestation
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Hardware-Based Trusted Computing Architectures for Isolation and Attestation

Maene, Pieter ; Gotzfried, Johannes ; de Clercq, Ruan ; Muller, Tilo ; Freiling, Felix ; Verbauwhede, Ingrid

IEEE transactions on computers, 2018-03, Vol.67 (3), p.361-374 [Periódico revisado por pares]

New York: IEEE

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4
LCHR-TSV: Novel Low Cost and Highly Repairable Honeycomb-Based TSV Redundancy Architecture for Clustered Faults
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LCHR-TSV: Novel Low Cost and Highly Repairable Honeycomb-Based TSV Redundancy Architecture for Clustered Faults

Ni, Tianming ; Yao, Yao ; Chang, Hao ; Lu, Lin ; Liang, Huaguo ; Yan, Aibin ; Huang, Zhengfeng ; Wen, Xiaoqing

IEEE transactions on computer-aided design of integrated circuits and systems, 2020-10, Vol.39 (10), p.2938-2951 [Periódico revisado por pares]

New York: IEEE

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5
Neural Architecture Search Survey: A Hardware Perspective
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Neural Architecture Search Survey: A Hardware Perspective

Chitty-Venkata, Krishna Teja ; Somani, Arun K.

ACM computing surveys, 2022-11, Vol.55 (4), p.1-36, Article 78 [Periódico revisado por pares]

New York, NY: ACM

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6
Device-Circuit-Architecture Co-Exploration for Computing-in-Memory Neural Accelerators
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Device-Circuit-Architecture Co-Exploration for Computing-in-Memory Neural Accelerators

Jiang, Weiwen ; Lou, Qiuwen ; Yan, Zheyu ; Yang, Lei ; Hu, Jingtong ; Hu, Xiaobo Sharon ; Shi, Yiyu

IEEE transactions on computers, 2021-04, Vol.70 (4), p.595-605 [Periódico revisado por pares]

IEEE

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7
Hardware/Software Co-Exploration of Neural Architectures
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Hardware/Software Co-Exploration of Neural Architectures

Jiang, Weiwen ; Yang, Lei ; Sha, Edwin Hsing-Mean ; Zhuge, Qingfeng ; Gu, Shouzhen ; Dasgupta, Sakyasingha ; Shi, Yiyu ; Hu, Jingtong

IEEE transactions on computer-aided design of integrated circuits and systems, 2020-12, Vol.39 (12), p.4805-4815 [Periódico revisado por pares]

IEEE

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8
Eyeriss: An Energy-Efficient Reconfigurable Accelerator for Deep Convolutional Neural Networks
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Eyeriss: An Energy-Efficient Reconfigurable Accelerator for Deep Convolutional Neural Networks

Yu-Hsin Chen ; Krishna, Tushar ; Emer, Joel S. ; Sze, Vivienne

IEEE journal of solid-state circuits, 2017-01, Vol.52 (1), p.127-138 [Periódico revisado por pares]

New York: IEEE

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9
The Path to Scalable Distributed Quantum Computing
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The Path to Scalable Distributed Quantum Computing

Van Meter, Rodney ; Devitt, Simon J.

Computer (Long Beach, Calif.), 2016-09, Vol.49 (9), p.31-42 [Periódico revisado por pares]

New York: IEEE

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10
DyNNamic: Dynamically Reshaping, High Data-Reuse Accelerator for Compact DNNs
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Artigo
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DyNNamic: Dynamically Reshaping, High Data-Reuse Accelerator for Compact DNNs

Hanson, Edward ; Li, Shiyu ; Qian, Xuehai ; Li, Hai Helen ; Chen, Yiran

IEEE transactions on computers, 2023-03, Vol.72 (3), p.880-892 [Periódico revisado por pares]

New York: IEEE

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