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Clock tree optimization in synchronous CMOS digital circuits for substrate noise reduction using folding of supply current transients
Clock tree optimization in synchronous CMOS digital circuits for substrate noise reduction using folding of supply current transients
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Clock tree optimization in synchronous CMOS digital circuits for substrate noise reduction using folding of supply current transients

Badaroglu, M. ; Tiri, K. ; Donnay, S. ; Wambacq, P. ; Verbauwhede, I. ; Gielen, G. ; De Man, H.

Proceedings 2002 Design Automation Conference (IEEE Cat. No.02CH37324), 2002, p.399-404

IEEE

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2
First-order incremental block-based statistical timing analysis
First-order incremental block-based statistical timing analysis
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Ata de Congresso 		Adicionar ao Meu Espaço

First-order incremental block-based statistical timing analysis

Visweswariah, C. ; Ravindran, K. ; Kalafala, K. ; Walker, S. G. ; Narayan, S.

Proceedings of the 41st annual Design Automation Conference, 2004, p.331-336

New York, NY, USA: ACM

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3
Fortifying analog models with equivalence checking and coverage analysis
Fortifying analog models with equivalence checking and coverage analysis
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Ata de Congresso 		Adicionar ao Meu Espaço

Fortifying analog models with equivalence checking and coverage analysis

Horowitz, Mark ; Jeeradit, Metha ; Lau, Frances ; Liao, Sabrina ; Lim, ByongChan ; Mao, James

Design Automation Conference, 2010, p.425-430

New York, NY, USA: ACM

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4
RIMEP2: Evolutionary Design of Reversible Digital Circuits
RIMEP2: Evolutionary Design of Reversible Digital Circuits
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Artigo 		Adicionar ao Meu Espaço

RIMEP2: Evolutionary Design of Reversible Digital Circuits

Hadjam, Fatima Zohra ; Moraga, Claudio

ACM journal on emerging technologies in computing systems, 2014-12, Vol.11 (3), p.1-23 [Periódico revisado por pares]

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5
A Hierarchical Thread Scheduler and Register File for Energy-Efficient Throughput Processors
A Hierarchical Thread Scheduler and Register File for Energy-Efficient Throughput Processors
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Artigo 		Adicionar ao Meu Espaço

A Hierarchical Thread Scheduler and Register File for Energy-Efficient Throughput Processors

GEBHART, Mark ; JOHNSON, Daniel R ; TARJAN, David ; KECKLER, Stephen W ; DALLY, William J ; LINDHOLM, Erik ; SKADRON, Kevin

ACM transactions on computer systems, 2012-04, Vol.30 (2), p.1-38 [Periódico revisado por pares]

New York, NY: Association for Computing Machinery

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6
EM attack sensor: concept, circuit, and design-automation methodology
EM attack sensor: concept, circuit, and design-automation methodology
Material Type:
Ata de Congresso 		Adicionar ao Meu Espaço

EM attack sensor: concept, circuit, and design-automation methodology

Miura, Noriyuki ; Fujimoto, Daisuke ; Nagata, Makoto ; Homma, Naofumi ; Hayashi, Yuichi ; Aoki, Takafumi

Proceedings of the 52nd Annual Design Automation Conference, 2015, p.1-6

New York, NY, USA: ACM

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7
Employing circadian rhythms to enhance power and reliability
Employing circadian rhythms to enhance power and reliability
Material Type:
Artigo 		Adicionar ao Meu Espaço

Employing circadian rhythms to enhance power and reliability

Gupta, Saket ; Sapatnekar, Sachin S.

ACM transactions on design automation of electronic systems, 2013-07, Vol.18 (3), p.1-23 [Periódico revisado por pares]

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8
Scalable specification mining for verification and diagnosis
Scalable specification mining for verification and diagnosis
Material Type:
Ata de Congresso 		Adicionar ao Meu Espaço

Scalable specification mining for verification and diagnosis

Li, Wenchao ; Forin, Alessandro ; Seshia, Sanjit A.

Design Automation Conference, 2010, p.755-760

New York, NY, USA: ACM

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9
An efficient algorithm for finding empty space for online FPGA placement
An efficient algorithm for finding empty space for online FPGA placement
Material Type:
Ata de Congresso 		Adicionar ao Meu Espaço

An efficient algorithm for finding empty space for online FPGA placement

Handa, Manish ; Vemuri, Ranga

Proceedings of the 41st annual Design Automation Conference, 2004, p.960-965

New York, NY, USA: ACM

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10
Analog and Digital Circuit Design in 65 nm CMOS: End of the Road?
Analog and Digital Circuit Design in 65 nm CMOS: End of the Road?
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Ata de Congresso 		Adicionar ao Meu Espaço

Analog and Digital Circuit Design in 65 nm CMOS: End of the Road?

Gielen, Georges ; Dehaene, Wim ; Christie, Phillip ; Draxelmayr, Dieter ; Janssens, Edmond ; Maex, Karen ; Vucurevich, Ted

Design, Automation and Test in Europe, 2005, p.36-42

Washington, DC, USA: IEEE Computer Society

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