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Scalable 2T2R Logic Computation Structure: Design From Digital Logic Circuits to 3-D Stacked Memory Arrays
Scalable 2T2R Logic Computation Structure: Design From Digital Logic Circuits to 3-D Stacked Memory Arrays
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Scalable 2T2R Logic Computation Structure: Design From Digital Logic Circuits to 3-D Stacked Memory Arrays

Yang, Zongxian ; Pan, Kangqiang ; Zhou, Norman Y. ; Wei, Lan

IEEE journal on exploratory solid-state computational devices and circuits, 2022-12, Vol.8 (2), p.84-92 [Periódico revisado por pares]

Piscataway: IEEE

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Towards Area Efficient Logic Circuit: Exploring Potential of Reconfigurable Gate by Generic Exact Synthesis
Towards Area Efficient Logic Circuit: Exploring Potential of Reconfigurable Gate by Generic Exact Synthesis
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Towards Area Efficient Logic Circuit: Exploring Potential of Reconfigurable Gate by Generic Exact Synthesis

Shang, Liuting ; Naeemi, Azad ; Pan, Chenyun

IEEE open journal of the Computer Society, 2023-01, Vol.4, p.1-12 [Periódico revisado por pares]

New York: IEEE

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RISC-Vlim, a RISC-V Framework for Logic-in-Memory Architectures
RISC-Vlim, a RISC-V Framework for Logic-in-Memory Architectures
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RISC-Vlim, a RISC-V Framework for Logic-in-Memory Architectures

Coluccio, Andrea ; Ieva, Antonia ; Riente, Fabrizio ; Roch, Massimo Ruo ; Ottavi, Marco ; Vacca, Marco

Electronics (Basel), 2022-10, Vol.11 (19), p.2990 [Periódico revisado por pares]

Basel: MDPI AG

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4
Parallel point-multiplication architecture using combined group operations for high-speed cryptographic applications
Parallel point-multiplication architecture using combined group operations for high-speed cryptographic applications
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Parallel point-multiplication architecture using combined group operations for high-speed cryptographic applications

Hossain, Md Selim ; Saeedi, Ehsan ; Kong, Yinan Choo, Kim-Kwang Raymond

PloS one, 2017-05, Vol.12 (5), p.e0176214-e0176214 [Periódico revisado por pares]

United States: Public Library of Science

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Programmable All-in-One 4×8-/2×16-/1×32-Bits Dual Mode Logic Multiplier in 16 nm FinFET With Semi-Automatic Flow
Programmable All-in-One 4×8-/2×16-/1×32-Bits Dual Mode Logic Multiplier in 16 nm FinFET With Semi-Automatic Flow
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Programmable All-in-One 4×8-/2×16-/1×32-Bits Dual Mode Logic Multiplier in 16 nm FinFET With Semi-Automatic Flow

Shavit, Netanel ; Stanger, Inbal ; Taco, Ramiro ; Fish, Alexander ; Levi, Itamar

IEEE access, 2023, Vol.11, p.116206-116218 [Periódico revisado por pares]

IEEE

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Differential Electrically Insulated Magnetoelectric Spin-Orbit Logic Circuits
Differential Electrically Insulated Magnetoelectric Spin-Orbit Logic Circuits
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Differential Electrically Insulated Magnetoelectric Spin-Orbit Logic Circuits

Li, Hai ; Lin, Chia-Ching ; Nikonov, Dmitri E. ; Young, Ian A.

IEEE journal on exploratory solid-state computational devices and circuits, 2021-06, Vol.7 (1), p.18-25 [Periódico revisado por pares]

Piscataway: IEEE

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Energy Efficient CLB Design Based on Adiabatic Logic for IoT Applications
Energy Efficient CLB Design Based on Adiabatic Logic for IoT Applications
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Energy Efficient CLB Design Based on Adiabatic Logic for IoT Applications

Yang, Wu ; Tanavardi Nasab, Milad ; Thapliyal, Himanshu

Electronics (Basel), 2024-04, Vol.13 (7), p.1309 [Periódico revisado por pares]

Basel: MDPI AG

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MagCAD: Tool for the Design of 3-D Magnetic Circuits
MagCAD: Tool for the Design of 3-D Magnetic Circuits
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MagCAD: Tool for the Design of 3-D Magnetic Circuits

Riente, Fabrizio ; Garlando, Umberto ; Turvani, Giovanna ; Vacca, Marco ; Ruo Roch, Massimo ; Graziano, Mariagrazia

IEEE journal on exploratory solid-state computational devices and circuits, 2017-12, Vol.3, p.65-73 [Periódico revisado por pares]

IEEE

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Skyrmion Logic-In-Memory Architecture for Maximum/Minimum Search
Skyrmion Logic-In-Memory Architecture for Maximum/Minimum Search
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Skyrmion Logic-In-Memory Architecture for Maximum/Minimum Search

Gnoli, Luca ; Riente, Fabrizio ; Vacca, Marco ; Ruo Roch, Massimo ; Graziano, Mariagrazia

Electronics (Basel), 2021-01, Vol.10 (2), p.155 [Periódico revisado por pares]

Basel: MDPI AG

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10
A Ferroelectric FET-Based Processing-in-Memory Architecture for DNN Acceleration
A Ferroelectric FET-Based Processing-in-Memory Architecture for DNN Acceleration
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A Ferroelectric FET-Based Processing-in-Memory Architecture for DNN Acceleration

Long, Yun ; Kim, Daehyun ; Lee, Edward ; Saha, Priyabrata ; Mudassar, Burhan Ahmad ; She, Xueyuan ; Khan, Asif Islam ; Mukhopadhyay, Saibal

IEEE journal on exploratory solid-state computational devices and circuits, 2019-12, Vol.5 (2), p.113-122 [Periódico revisado por pares]

Piscataway: IEEE

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