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1
A cloud-scale acceleration architecture
A cloud-scale acceleration architecture
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Ata de Congresso 		Adicionar ao Meu Espaço

A cloud-scale acceleration architecture

Caulfield, Adrian M. ; Chung, Eric S. ; Putnam, Andrew ; Angepat, Hari ; Fowers, Jeremy ; Haselman, Michael ; Heil, Stephen ; Humphrey, Matt ; Kaur, Puneet ; Joo-Young Kim ; Lo, Daniel ; Massengill, Todd ; Ovtcharov, Kalin ; Papamichael, Michael ; Woods, Lisa ; Lanka, Sitaram ; Chiou, Derek ; Burger, Doug

2016 49th Annual IEEE/ACM International Symposium on Microarchitecture (MICRO), 2016, p.1-13

IEEE

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2
Random Fill Cache Architecture
Random Fill Cache Architecture
Material Type:
Ata de Congresso 		Adicionar ao Meu Espaço

Random Fill Cache Architecture

Liu, Fangfei ; Lee, Ruby B.

2014 47th Annual IEEE/ACM International Symposium on Microarchitecture, 2014, p.203-215

Washington, DC, USA: IEEE Computer Society

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3
Architecture of Cobweb-Based Redundant TSV for Clustered Faults
Architecture of Cobweb-Based Redundant TSV for Clustered Faults
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Artigo 		Adicionar ao Meu Espaço

Architecture of Cobweb-Based Redundant TSV for Clustered Faults

Ni, Tianming ; Liu, Dongsheng ; Xu, Qi ; Huang, Zhengfeng ; Liang, Huaguo ; Yan, Aibin

IEEE transactions on very large scale integration (VLSI) systems, 2020-07, Vol.28 (7), p.1736-1739 [Periódico revisado por pares]

New York: IEEE

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4
Computer Architectures for Autonomous Driving
Computer Architectures for Autonomous Driving
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Artigo 		Adicionar ao Meu Espaço

Computer Architectures for Autonomous Driving

Shaoshan Liu ; Jie Tang ; Zhe Zhang ; Gaudiot, Jean-Luc

Computer (Long Beach, Calif.), 2017, Vol.50 (8), p.18-25 [Periódico revisado por pares]

New York: IEEE

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5
SASCHA -Sparsity-Aware Stochastic Computing Hardware Architecture for Neural Network Acceleration
SASCHA -Sparsity-Aware Stochastic Computing Hardware Architecture for Neural Network Acceleration
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Artigo 		Adicionar ao Meu Espaço

SASCHA -Sparsity-Aware Stochastic Computing Hardware Architecture for Neural Network Acceleration

Romaszkan, Wojciech ; Li, Tianmu ; Gupta, Puneet

IEEE transactions on computer-aided design of integrated circuits and systems, 2022-11, Vol.41 (11), p.1-1 [Periódico revisado por pares]

New York: IEEE

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6
Hardware/Software Co-Exploration of Neural Architectures
Hardware/Software Co-Exploration of Neural Architectures
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Artigo 		Adicionar ao Meu Espaço

Hardware/Software Co-Exploration of Neural Architectures

Jiang, Weiwen ; Yang, Lei ; Sha, Edwin Hsing-Mean ; Zhuge, Qingfeng ; Gu, Shouzhen ; Dasgupta, Sakyasingha ; Shi, Yiyu ; Hu, Jingtong

IEEE transactions on computer-aided design of integrated circuits and systems, 2020-12, Vol.39 (12), p.4805-4815 [Periódico revisado por pares]

IEEE

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7
Pensando Distributed Services Architecture
Pensando Distributed Services Architecture
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Artigo 		Adicionar ao Meu Espaço

Pensando Distributed Services Architecture

Galles, Michael ; Matus, Francis

IEEE MICRO, 2021-03, Vol.41 (2), p.43-49 [Periódico revisado por pares]

IEEE

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8
A Mixed-Decimation MDF Architecture for Radix- 2^ Parallel FFT
A Mixed-Decimation MDF Architecture for Radix- 2^ Parallel FFT
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A Mixed-Decimation MDF Architecture for Radix- 2^ Parallel FFT

Wang, Jian ; Xiong, Chunlin ; Zhang, Kangli ; Wei, Jibo

IEEE transactions on very large scale integration (VLSI) systems, 2016-01, Vol.24 (1), p.67-78 [Periódico revisado por pares]

IEEE

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9
Scalable Digital Neuromorphic Architecture for Large-Scale Biophysically Meaningful Neural Network With Multi-Compartment Neurons
Scalable Digital Neuromorphic Architecture for Large-Scale Biophysically Meaningful Neural Network With Multi-Compartment Neurons
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Scalable Digital Neuromorphic Architecture for Large-Scale Biophysically Meaningful Neural Network With Multi-Compartment Neurons

Yang, Shuangming ; Deng, Bin ; Wang, Jiang ; Li, Huiyan ; Lu, Meili ; Che, Yanqiu ; Wei, Xile ; Loparo, Kenneth A.

IEEE transaction on neural networks and learning systems, 2020-01, Vol.31 (1), p.148-162

United States: IEEE

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10
YodaNN: An Architecture for Ultralow Power Binary-Weight CNN Acceleration
YodaNN: An Architecture for Ultralow Power Binary-Weight CNN Acceleration
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Artigo 		Adicionar ao Meu Espaço

YodaNN: An Architecture for Ultralow Power Binary-Weight CNN Acceleration

Andri, Renzo ; Cavigelli, Lukas ; Rossi, Davide ; Benini, Luca

IEEE transactions on computer-aided design of integrated circuits and systems, 2018-01, Vol.37 (1), p.48-60 [Periódico revisado por pares]

IEEE

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