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1
Design Structure Matrix Extensions and Innovations: A Survey and New Opportunities
Design Structure Matrix Extensions and Innovations: A Survey and New Opportunities
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Design Structure Matrix Extensions and Innovations: A Survey and New Opportunities

Browning, Tyson R.

IEEE transactions on engineering management, 2016-02, Vol.63 (1), p.27-52 [Periódico revisado por pares]

New York: IEEE

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2
A Heterogeneous Group CNN for Image Super-Resolution
A Heterogeneous Group CNN for Image Super-Resolution
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A Heterogeneous Group CNN for Image Super-Resolution

Tian, Chunwei ; Zhang, Yanning ; Zuo, Wangmeng ; Lin, Chia-Wen ; Zhang, David ; Yuan, Yixuan

IEEE transaction on neural networks and learning systems, 2024-05, Vol.35 (5), p.6507-6519

United States: IEEE

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3
Controlled failure: The building designed to limit catastrophe
Controlled failure: The building designed to limit catastrophe
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Controlled failure: The building designed to limit catastrophe

Fox, Dan

Nature (London), 2024-05 [Periódico revisado por pares]

England

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4
Overview of the SpiNNaker System Architecture
Overview of the SpiNNaker System Architecture
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Overview of the SpiNNaker System Architecture

Furber, Steve B. ; Lester, David R. ; Plana, Luis A. ; Garside, Jim D. ; Painkras, Eustace ; Temple, Steve ; Brown, Andrew D.

IEEE transactions on computers, 2013-12, Vol.62 (12), p.2454-2467 [Periódico revisado por pares]

New York: IEEE

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5
Digital Twin in the IoT Context: A Survey on Technical Features, Scenarios, and Architectural Models
Digital Twin in the IoT Context: A Survey on Technical Features, Scenarios, and Architectural Models
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Digital Twin in the IoT Context: A Survey on Technical Features, Scenarios, and Architectural Models

Minerva, Roberto ; Lee, Gyu Myoung ; Crespi, Noel

Proceedings of the IEEE, 2020-10, Vol.108 (10), p.1785-1824 [Periódico revisado por pares]

New York: IEEE

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6
Partially-Connected Neural Architecture Search for Reduced Computational Redundancy
Partially-Connected Neural Architecture Search for Reduced Computational Redundancy
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Partially-Connected Neural Architecture Search for Reduced Computational Redundancy

Xu, Yuhui ; Xie, Lingxi ; Dai, Wenrui ; Zhang, Xiaopeng ; Chen, Xin ; Qi, Guo-Jun ; Xiong, Hongkai ; Tian, Qi

IEEE transactions on pattern analysis and machine intelligence, 2021-09, Vol.43 (9), p.2953-2970 [Periódico revisado por pares]

United States: IEEE

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7
Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA
Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA
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Optimizing the Convolution Operation to Accelerate Deep Neural Networks on FPGA

Ma, Yufei ; Cao, Yu ; Vrudhula, Sarma ; Seo, Jae-sun

IEEE transactions on very large scale integration (VLSI) systems, 2018-07, Vol.26 (7), p.1354-1367 [Periódico revisado por pares]

New York: IEEE

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8
Internet of Things (IoT): A Review of Its Enabling Technologies in Healthcare Applications, Standards Protocols, Security, and Market Opportunities
Internet of Things (IoT): A Review of Its Enabling Technologies in Healthcare Applications, Standards Protocols, Security, and Market Opportunities
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Internet of Things (IoT): A Review of Its Enabling Technologies in Healthcare Applications, Standards Protocols, Security, and Market Opportunities

Bhuiyan, Mohammad Nuruzzaman ; Rahman, Md Mahbubur ; Billah, Md Masum ; Saha, Dipanita

IEEE internet of things journal, 2021-07, Vol.8 (13), p.10474-10498

Piscataway: IEEE

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9
Deep Federated Learning Enhanced Secure POI Microservices for Cyber-Physical Systems
Deep Federated Learning Enhanced Secure POI Microservices for Cyber-Physical Systems
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Deep Federated Learning Enhanced Secure POI Microservices for Cyber-Physical Systems

Guo, Zhiwei ; Yu, Keping ; Lv, Zhihan ; Choo, Kim-Kwang Raymond ; Shi, Peng ; Rodrigues, Joel J. P. C.

IEEE wireless communications, 2022-04, Vol.29 (2), p.22-29 [Periódico revisado por pares]

New York: IEEE

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10
High Throughput/Gate AES Hardware Architectures Based on Datapath Compression
High Throughput/Gate AES Hardware Architectures Based on Datapath Compression
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High Throughput/Gate AES Hardware Architectures Based on Datapath Compression

Ueno, Rei ; Homma, Naofumi ; Morioka, Sumio ; Miura, Noriyuki ; Matsuda, Kohei ; Nagata, Makoto ; Bhasin, Shivam ; Mathieu, Yves ; Graba, Tarik ; Danger, Jean-Luc

IEEE transactions on computers, 2020-04, Vol.69 (4), p.534-548 [Periódico revisado por pares]

New York: IEEE

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