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Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão
Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão
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Tese de Doutorado 		Adicionar ao Meu Espaço

Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão

Holanda, Jose Arnaldo Mascagni De

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Instituto de Ciências Matemáticas e de Computação 2017-05-17

Acesso online. A biblioteca também possui exemplares impressos.

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A Survey of System Architectures and Techniques for FPGA Virtualization
A Survey of System Architectures and Techniques for FPGA Virtualization
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Artigo 		Adicionar ao Meu Espaço

A Survey of System Architectures and Techniques for FPGA Virtualization

Quraishi, Masudul Hassan ; Tavakoli, Erfan Bank ; Ren, Fengbo

IEEE transactions on parallel and distributed systems, 2021-09, Vol.32 (9), p.2216-2230 [Periódico revisado por pares]

IEEE

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3
A FPGA based implementation of Sobel edge detection
A FPGA based implementation of Sobel edge detection
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Artigo 		Adicionar ao Meu Espaço

A FPGA based implementation of Sobel edge detection

Nausheen, Nazma ; Seal, Ayan ; Khanna, Pritee ; Halder, Santanu

Microprocessors and microsystems, 2018-02, Vol.56, p.84-91 [Periódico revisado por pares]

Kidlington: Elsevier B.V

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4
Pipelined Decision Tree Classification Accelerator Implementation in FPGA (DT-CAIF)
Pipelined Decision Tree Classification Accelerator Implementation in FPGA (DT-CAIF)
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Artigo 		Adicionar ao Meu Espaço

Pipelined Decision Tree Classification Accelerator Implementation in FPGA (DT-CAIF)

Saqib, Fareena ; Dutta, Aindrik ; Plusquellic, Jim ; Ortiz, Philip ; Pattichis, Marios S.

IEEE transactions on computers, 2015-01, Vol.64 (1), p.280-285 [Periódico revisado por pares]

New York: IEEE

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5
A Scalable and Modular Architecture for High-Performance Packet Classification
A Scalable and Modular Architecture for High-Performance Packet Classification
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Artigo 		Adicionar ao Meu Espaço

A Scalable and Modular Architecture for High-Performance Packet Classification

Ganegedara, Thilan ; Weirong Jiang ; Prasanna, Viktor K.

IEEE transactions on parallel and distributed systems, 2014-05, Vol.25 (5), p.1135-1144 [Periódico revisado por pares]

New York: IEEE

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6
“Interrupting” the Status Quo: A First Glance at the RISC-V Advanced Interrupt Architecture (AIA)
“Interrupting” the Status Quo: A First Glance at the RISC-V Advanced Interrupt Architecture (AIA)
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Artigo 		Adicionar ao Meu Espaço

“Interrupting” the Status Quo: A First Glance at the RISC-V Advanced Interrupt Architecture (AIA)

Marques, Francisco ; Rodríguez, Manuel ; Sá, Bruno ; Pinto, Sandro

IEEE access, 2024, Vol.12, p.9822-9833 [Periódico revisado por pares]

Piscataway: The Institute of Electrical and Electronics Engineers, Inc. (IEEE)

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7
Efficient wide-band droop compensation for CIC filters: ad hoc and reconfigurable FIR architectures
Efficient wide-band droop compensation for CIC filters: ad hoc and reconfigurable FIR architectures
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Artigo 		Adicionar ao Meu Espaço

Efficient wide-band droop compensation for CIC filters: ad hoc and reconfigurable FIR architectures

Romero, D.E.T ; Jimenez, M.G.C

Electronics letters, 2017-02, Vol.53 (4), p.228-229 [Periódico revisado por pares]

The Institution of Engineering and Technology

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8
An OpenCL software compilation framework targeting an SoC-FPGA VLIW chip multiprocessor
An OpenCL software compilation framework targeting an SoC-FPGA VLIW chip multiprocessor
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Artigo 		Adicionar ao Meu Espaço

An OpenCL software compilation framework targeting an SoC-FPGA VLIW chip multiprocessor

Parker, Samuel J. ; Chouliaras, Vassilios A.

Journal of systems architecture, 2016-08, Vol.68, p.17-37 [Periódico revisado por pares]

Amsterdam: Elsevier B.V

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9
Low-Complexity Pipelined Architecture for FBMC/OQAM Transmitter
Low-Complexity Pipelined Architecture for FBMC/OQAM Transmitter
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Low-Complexity Pipelined Architecture for FBMC/OQAM Transmitter

Nadal, Jeremy ; Abdel Nour, Charbel ; Baghdadi, Amer

IEEE transactions on circuits and systems. II, Express briefs, 2016-01, Vol.63 (1), p.19-23 [Periódico revisado por pares]

New York: IEEE

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10
237 Gbit/s unrolled hardware polar decoder
237 Gbit/s unrolled hardware polar decoder
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Artigo 		Adicionar ao Meu Espaço

237 Gbit/s unrolled hardware polar decoder

Giard, P ; Sarkis, G ; Thibeault, C ; Gross, W.J

Electronics letters, 2015-05, Vol.51 (10), p.762-763 [Periódico revisado por pares]

The Institution of Engineering and Technology

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