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Graph-Optimization Techniques for IC Layout and Compaction
Graph-Optimization Techniques for IC Layout and Compaction
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Graph-Optimization Techniques for IC Layout and Compaction

Kedem, G. ; Watanabe, H.

IEEE transactions on computer-aided design of integrated circuits and systems, 1984-01, Vol.3 (1), p.12-20 [Periódico revisado por pares]

New York, NY: IEEE

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2
Corner Stitching: A Data-Structuring Technique for VLSI Layout Tools
Corner Stitching: A Data-Structuring Technique for VLSI Layout Tools
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Corner Stitching: A Data-Structuring Technique for VLSI Layout Tools

Ousterhout, J.K.

IEEE transactions on computer-aided design of integrated circuits and systems, 1984-01, Vol.3 (1), p.87-100 [Periódico revisado por pares]

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3
Chip Substrate Resistance Modeling Technique for Integrated Circuit Design
Chip Substrate Resistance Modeling Technique for Integrated Circuit Design
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Chip Substrate Resistance Modeling Technique for Integrated Circuit Design

Johnson, T.A. ; Knepper, R.W. ; Marcello, V. ; Wen Wang

IEEE transactions on computer-aided design of integrated circuits and systems, 1984-04, Vol.3 (2), p.126-134 [Periódico revisado por pares]

New York, NY: IEEE

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4
Geographical Data Structures Compared: A Study of Data Structures Supporting Region Queries
Geographical Data Structures Compared: A Study of Data Structures Supporting Region Queries
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Geographical Data Structures Compared: A Study of Data Structures Supporting Region Queries

Rosenberg, J.B.

IEEE transactions on computer-aided design of integrated circuits and systems, 1985-01, Vol.4 (1), p.53-67 [Periódico revisado por pares]

New York, NY: IEEE

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5
Applicability of a Subset of Ada as an Algorithmic Hardware Description Language for Graph-Based Hardware Compilation
Applicability of a Subset of Ada as an Algorithmic Hardware Description Language for Graph-Based Hardware Compilation
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Applicability of a Subset of Ada as an Algorithmic Hardware Description Language for Graph-Based Hardware Compilation

Girczyc, E.F. ; Buhr, R.J.A. ; Knight, J.P.

IEEE transactions on computer-aided design of integrated circuits and systems, 1985-01, Vol.4 (2), p.134-142 [Periódico revisado por pares]

New York, NY: IEEE

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6
A Switch-Level Timing Verifier for Digital MOS VLSI
A Switch-Level Timing Verifier for Digital MOS VLSI
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A Switch-Level Timing Verifier for Digital MOS VLSI

Ousterhout, J.K.

IEEE transactions on computer-aided design of integrated circuits and systems, 1985-07, Vol.4 (3), p.336-349 [Periódico revisado por pares]

New York, NY: IEEE

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7
Vectorized LU Decomposition Algorithms for Large-Scale Circuit Simulation
Vectorized LU Decomposition Algorithms for Large-Scale Circuit Simulation
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Vectorized LU Decomposition Algorithms for Large-Scale Circuit Simulation

Yamamoto, F. ; Takahashi, S.

IEEE transactions on computer-aided design of integrated circuits and systems, 1985-07, Vol.4 (3), p.232-239 [Periódico revisado por pares]

New York, NY: IEEE

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8
Transient Simulation of Silicon Devices and Circuits
Transient Simulation of Silicon Devices and Circuits
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Transient Simulation of Silicon Devices and Circuits

Bank, R.E. ; Coughran, W.M. ; Fichtner, W. ; Grosse, E.H. ; Rose, D.J. ; Smith, R.K.

IEEE transactions on computer-aided design of integrated circuits and systems, 1985-10, Vol.4 (4), p.436-451 [Periódico revisado por pares]

IEEE

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9
Simulation of Critical IC-Fabrication Steps
Simulation of Critical IC-Fabrication Steps
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Simulation of Critical IC-Fabrication Steps

Pichler, P. ; Jungling, W. ; Selberherr, S. ; Guerrero, E. ; Potzl, H.P.

IEEE transactions on computer-aided design of integrated circuits and systems, 1985-10, Vol.4 (4), p.384-397 [Periódico revisado por pares]

IEEE

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10
A Modified Newton Method for the Steady-State Analysis
A Modified Newton Method for the Steady-State Analysis
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A Modified Newton Method for the Steady-State Analysis

Kakizaki, M. ; Sugawara, T.

IEEE transactions on computer-aided design of integrated circuits and systems, 1985-10, Vol.4 (4), p.662-667 [Periódico revisado por pares]

New York, NY: IEEE

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