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Refinado por: Nome da Publicação: 10th Asian Test Symposium, Proceedings remover
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A gated clock scheme for low power scan testing of logic ICs or embedded cores
A gated clock scheme for low power scan testing of logic ICs or embedded cores
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A gated clock scheme for low power scan testing of logic ICs or embedded cores

Bonhomme, Y. ; Girard, P. ; Guiller, L. ; Landrault, C. ; Pravossoudovitch, S.

Proceedings 10th Asian Test Symposium, 2001, p.253-258

IEEE

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Simulation-based diagnosis for crosstalk faults in sequential circuits
Simulation-based diagnosis for crosstalk faults in sequential circuits
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Artigo 		Adicionar ao Meu Espaço

Simulation-based diagnosis for crosstalk faults in sequential circuits

Takahashi, H. ; Phadoongsidhi, M. ; Higami, Y. ; Saluja, K.K. ; Takamatsu, Y.

Proceedings 10th Asian Test Symposium, 2001, p.63-68

IEEE

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