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50th Anniversary of the Program in Brazilian Literature of University of São Paulo; 50 anos do Programa de Pós-Graduação em Literatura Brasileira da FFLCH – USP
50th Anniversary of the Program in Brazilian Literature of University of São Paulo; 50 anos do Programa de Pós-Graduação em Literatura Brasileira da FFLCH – USP
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50th Anniversary of the Program in Brazilian Literature of University of São Paulo; 50 anos do Programa de Pós-Graduação em Literatura Brasileira da FFLCH – USP

Angelozzi , Amanda; Enabe, Cláudia Ayumi; Santos, Fernando Borsato Dos

Opiniães; n. 20 (2022): Dossiê: Cecília Meireles; 410-443

Universidade de São Paulo. Faculdade de Filosofia, Letras e Ciências Humanas 2022-07-07

Acesso online

12
68: the impossible celebration; 68: a comemoração impossível
68: the impossible celebration; 68: a comemoração impossível
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68: the impossible celebration; 68: a comemoração impossível

Cardoso, Irene

Tempo Social; v. 10 n. 2 (1998); 1-12

Universidade de São Paulo. Faculdade de Filosofia, Letras e Ciências Humanas 1998-12-01

Acesso online

13
A 0-1 Model for Solving the Corrugator Trim Problem
A 0-1 Model for Solving the Corrugator Trim Problem
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A 0-1 Model for Solving the Corrugator Trim Problem

Haessler, Robert W ; Talbot, F. Brian

Management science, 1983-02, Vol.29 (2), p.200-209 [Periódico revisado por pares]

Linthicum: INFORMS

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14
A 0.007 mm2 0.6 V 6 MS/s Low-Power Double Rail-to-Rail SAR ADC in 65-nm CMOS
A 0.007 mm2 0.6 V 6 MS/s Low-Power Double Rail-to-Rail SAR ADC in 65-nm CMOS
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A 0.007 mm2 0.6 V 6 MS/s Low-Power Double Rail-to-Rail SAR ADC in 65-nm CMOS

Jo, Yong-Jun ; Kim, Ju Eon ; Baek, Kwang-Hyun ; Kim, Tony Tae-Hyoung

IEEE transactions on circuits and systems. II, Express briefs, 2021-09, Vol.68 (9), p.3088-3092 [Periódico revisado por pares]

IEEE

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A 0.02% Accuracy Loss Voltage-Mode Parallel Sensing Scheme for RRAM-Based XNOR-Net Application
A 0.02% Accuracy Loss Voltage-Mode Parallel Sensing Scheme for RRAM-Based XNOR-Net Application
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A 0.02% Accuracy Loss Voltage-Mode Parallel Sensing Scheme for RRAM-Based XNOR-Net Application

Zhao, Yulin ; Yu, Jie ; Zhang, Donglin ; Hu, Qiao ; Liu, Xuanzhi ; Jiang, Haijun ; Ding, Qingting ; Han, Zhongze ; Cheng, Jinhui ; Zhang, Wenjun ; Cao, Yue ; Zhou, Ruixi ; Lu, Hongfei ; Xu, Xiaoxin ; Yang, Jianguo

IEEE transactions on circuits and systems. II, Express briefs, 2022-06, Vol.69 (6), p.2697-2701 [Periódico revisado por pares]

New York: IEEE

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A 0.021 µm2 trigate SRAM cell with aggressively scaled gate and contact pitch
A 0.021 µm2 trigate SRAM cell with aggressively scaled gate and contact pitch
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A 0.021 µm2 trigate SRAM cell with aggressively scaled gate and contact pitch

Guillorn, M. A. ; Chang, J. ; Pyzyna, A. ; Engelmann, S. ; Glodde, M. ; Joseph, E. ; Bruce, R. ; Ott, J. A. ; Majumdar, A. ; Liu, F. ; Brink, M. ; Bangsaruntip, S. ; Khater, M. ; Mauer, S. ; Lauer, I. ; Lavoie, C. ; Zhang, Z. ; Newbury, J. ; Kratschmer, E. ; Klaus, D. P. ; Bucchignano, J. ; To, B. ; Graham, W. ; Sikorski, E. ; Narayanan, V. ; Fuller, N. ; Haensch, W.

2011 Symposium on VLSI Technology - Digest of Technical Papers, 2011, p.64-65

IEEE

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17
A 0.05- ^ 2.91-nJ/Decision Keyword-Spotting (KWS) Chip Featuring an Always-Retention 5T-SRAM in 28-nm CMOS
A 0.05- ^ 2.91-nJ/Decision Keyword-Spotting (KWS) Chip Featuring an Always-Retention 5T-SRAM in 28-nm CMOS
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A 0.05- ^ 2.91-nJ/Decision Keyword-Spotting (KWS) Chip Featuring an Always-Retention 5T-SRAM in 28-nm CMOS

Tan, Fei ; Yu, Wei-Han ; Un, Ka-Fai ; Martins, Rui P. ; Mak, Pui-In

IEEE journal of solid-state circuits, 2023-07, p.1-10 [Periódico revisado por pares]

IEEE

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18
A 0.05-mm2 2.91-nJ/Decision Keyword-Spotting (KWS) Chip Featuring an Always-Retention 5T-SRAM in 28-nm CMOS
A 0.05-mm2 2.91-nJ/Decision Keyword-Spotting (KWS) Chip Featuring an Always-Retention 5T-SRAM in 28-nm CMOS
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A 0.05-mm2 2.91-nJ/Decision Keyword-Spotting (KWS) Chip Featuring an Always-Retention 5T-SRAM in 28-nm CMOS

Tan, Fei ; Wei-Han, Yu ; Ka-Fai Un ; Martins, Rui P ; Mak, Pui-In

IEEE journal of solid-state circuits, 2024-02, Vol.59 (2), p.626 [Periódico revisado por pares]

New York: The Institute of Electrical and Electronics Engineers, Inc. (IEEE)

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19
A 0.05×0.05mm2 RFID Chip with Easily Scaled-Down ID-Memory
A 0.05×0.05mm2 RFID Chip with Easily Scaled-Down ID-Memory
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Ata de Congresso 		Adicionar ao Meu Espaço

A 0.05×0.05mm2 RFID Chip with Easily Scaled-Down ID-Memory

Usami, Mitsuo ; Tanabe, Hisao ; Sato, Akira ; Sakama, Isao ; Maki, Yukio ; Iwamatsu, Toshiaki ; Ipposhi, Takashi ; Inoue, Yasuo

2007 IEEE International Solid-State Circuits Conference. Digest of Technical Papers, 2007, p.482-483

IEEE

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A 0.063 µm2 FinFET SRAM cell demonstration with conventional lithography using a novel integration scheme with aggressively scaled fin and gate pitch
A 0.063 µm2 FinFET SRAM cell demonstration with conventional lithography using a novel integration scheme with aggressively scaled fin and gate pitch
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A 0.063 µm2 FinFET SRAM cell demonstration with conventional lithography using a novel integration scheme with aggressively scaled fin and gate pitch

Basker, V S ; Standaert, T ; Kawasaki, H ; Yeh, C ; Maitra, K ; Yamashita, T ; Faltermeier, J ; Adhikari, H ; Jagannathan, H ; Wang, J ; Sunamura, H ; Kanakasabapathy, S ; Schmitz, S ; Cummings, J ; Inada, A ; Lin, C ; Kulkarni, P ; Zhu, Y ; Kuss, J ; Yamamoto, T ; Kumar, A ; Wahl, J ; Yagishita, A ; Edge, L F ; Kim, R H ; Mclellan, E ; Holmes, S J ; Johnson, R C ; Levin, T ; Demarest, J ; Hane, M ; Takayanagi, M ; Colburn, M ; Paruchuri, V K ; Miller, R J ; Bu, H ; Doris, B ; McHerron, D ; Leobandung, E ; O'Neill, J

2010 Symposium on VLSI Technology, 2010, p.19-20

IEEE

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