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1
0/1 Knapsack on Hardware: A Complete Solution
0/1 Knapsack on Hardware: A Complete Solution
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0/1 Knapsack on Hardware: A Complete Solution

Nibbelink, K. ; Rajopadhye, S. ; McConnell, R.

2007 IEEE International Conf. on Application-specific Systems, Architectures and Processors (ASAP), 2007, p.160-167

IEEE

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2
0s and 1s in marine molecular research: a regional HPC perspective
0s and 1s in marine molecular research: a regional HPC perspective
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0s and 1s in marine molecular research: a regional HPC perspective

Zafeiropoulos, Haris ; Gioti, Anastasia ; Ninidakis, Stelios ; Potirakis, Antonis ; Paragkamian, Savvas ; Angelova, Nelina ; Antoniou, Aglaia ; Danis, Theodoros ; Kaitetzidou, Eliza ; Kasapidis, Panagiotis ; Kristoffersen, Jon Bent ; Papadogiannis, Vasileios ; Pavloudi, Christina ; Ha, Quoc Viet ; Lagnel, Jacques ; Pattakos, Nikos ; Perantinos, Giorgos ; Sidirokastritis, Dimitris ; Vavilis, Panagiotis ; Kotoulas, Georgios ; Manousaki, Tereza ; Sarropoulou, Elena ; Tsigenopoulos, Costas S ; Arvanitidis, Christos ; Magoulas, Antonios ; Pafilis, Evangelos

Gigascience, 2021-08, Vol.10 (8), p.1-12 [Periódico revisado por pares]

United States: Oxford University Press

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3
1-fault tolerant design for token rings
1-fault tolerant design for token rings
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1-fault tolerant design for token rings

Jeng-Jung Wang ; Chun-Nan Hung ; Lih-Hsing Hsu

Proceedings Twelfth International Conference on Information Networking (ICOIN-12), 1998, p.481-483

IEEE

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4
1.45-fJ/bit Access Two-Port SRAM Interfacing a Synchronous/Asynchronous IoT Platform for Energy-Efficient Normally Off Applications
1.45-fJ/bit Access Two-Port SRAM Interfacing a Synchronous/Asynchronous IoT Platform for Energy-Efficient Normally Off Applications
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1.45-fJ/bit Access Two-Port SRAM Interfacing a Synchronous/Asynchronous IoT Platform for Energy-Efficient Normally Off Applications

Boumchedda, Reda ; Makosiej, Adam ; Noel, Jean-Philippe ; Giraud, Bastien ; Christmann, Jean-Frederic ; Miro-Panades, Ivan ; Ciampolini, Lorenzo ; Royer, Pablo ; Mounet, Christopher ; Turgis, David ; Beigne, Edith

IEEE solid-state circuits letters, 2018-09, Vol.1 (9), p.186-189 [Periódico revisado por pares]

Piscataway: IEEE

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5
1.x-Way architecture-implementation mapping
1.x-Way architecture-implementation mapping
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Ata de Congresso 		Adicionar ao Meu Espaço

1.x-Way architecture-implementation mapping

Zheng, Yongjie

2011 33rd International Conference on Software Engineering (ICSE), 2011, p.1118-1121

ACM

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6
A 0.1-2-GHz Quadrature Correction Loop for Digital Multiphase Clock Generation Circuits in 130-nm CMOS
A 0.1-2-GHz Quadrature Correction Loop for Digital Multiphase Clock Generation Circuits in 130-nm CMOS
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A 0.1-2-GHz Quadrature Correction Loop for Digital Multiphase Clock Generation Circuits in 130-nm CMOS

Raja, Immanuel ; Khatri, Vishal ; Zahir, Zaira ; Banerjee, Gaurab

IEEE transactions on very large scale integration (VLSI) systems, 2017-03, Vol.25 (3), p.1044-1053 [Periódico revisado por pares]

IEEE

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7
A 0.1-pJ/b and ACF <0.04 Multiple-Valued PUF for Chip Identification Using Bit-Line Sharing Strategy in 65-nm CMOS
A 0.1-pJ/b and ACF <0.04 Multiple-Valued PUF for Chip Identification Using Bit-Line Sharing Strategy in 65-nm CMOS
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Artigo 		Adicionar ao Meu Espaço

A 0.1-pJ/b and ACF <0.04 Multiple-Valued PUF for Chip Identification Using Bit-Line Sharing Strategy in 65-nm CMOS

Zhang, Yuejun ; Pan, Zhao ; Wang, Pengjun ; Ding, Dailu ; Yu, Qiaoyan

IEEE transactions on very large scale integration (VLSI) systems, 2019-05, Vol.27 (5), p.1043-1052 [Periódico revisado por pares]

New York: IEEE

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8
A 0.18 &#956;m CMOS multilayer and low resistive load architecture dedicated for LoC applications
A 0.18 &#956;m CMOS multilayer and low resistive load architecture dedicated for LoC applications
Material Type:
Ata de Congresso 		Adicionar ao Meu Espaço

A 0.18 μm CMOS multilayer and low resistive load architecture dedicated for LoC applications

Miled, Mohamed Amine ; Sawan, Mohamad

2013 IEEE 11th International New Circuits and Systems Conference (NEWCAS), 2013, p.1-4

IEEE

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9
A 0.325 V, 600-kHz, 40-nm 72-kb 9T Subthreshold SRAM with Aligned Boosted Write Wordline and Negative Write Bitline Write-Assist
A 0.325 V, 600-kHz, 40-nm 72-kb 9T Subthreshold SRAM with Aligned Boosted Write Wordline and Negative Write Bitline Write-Assist
Material Type:
Artigo 		Adicionar ao Meu Espaço

A 0.325 V, 600-kHz, 40-nm 72-kb 9T Subthreshold SRAM with Aligned Boosted Write Wordline and Negative Write Bitline Write-Assist

Chien-Yu Lu ; Ching-Te Chuang ; Shyh-Jye Jou ; Ming-Hsien Tu ; Ya-Ping Wu ; Chung-Ping Huang ; Kan, Paul-Sen ; Huan-Shun Huang ; Kuen-Di Lee ; Yung-Shin Kao

IEEE transactions on very large scale integration (VLSI) systems, 2015-05, Vol.23 (5), p.958-962 [Periódico revisado por pares]

IEEE

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10
A 0.3V Rail-to-Rail Three-Stage OTA with High DC Gain and Improved Robustness to PVT Variations
A 0.3V Rail-to-Rail Three-Stage OTA with High DC Gain and Improved Robustness to PVT Variations
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Artigo 		Adicionar ao Meu Espaço

A 0.3V Rail-to-Rail Three-Stage OTA with High DC Gain and Improved Robustness to PVT Variations

Sala, Riccardo Della ; Centurelli, Francesco ; Monsurro, Pietro ; Scotti, Giuseppe ; Trifiletti, Alessandro

IEEE access, 2023-01, Vol.11, p.1-1 [Periódico revisado por pares]

Piscataway: IEEE

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  1. Leonelli, A
  2. Bertolucci, M
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