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9-V Algorithm for Test Pattern Generation of Combinational Digital Circuits
9-V Algorithm for Test Pattern Generation of Combinational Digital Circuits
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9-V Algorithm for Test Pattern Generation of Combinational Digital Circuits

Cha ; Donath ; Ozguner

IEEE transactions on computers, 1978-03, Vol.C-27 (3), p.193-200 [Periódico revisado por pares]

IEEE

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2
A 20 bit logarithmic number system processor
A 20 bit logarithmic number system processor
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A 20 bit logarithmic number system processor

Taylor, F.J. ; Gill, R. ; Joseph, J. ; Radke, J.

IEEE transactions on computers, 1988-02, Vol.37 (2), p.190-200 [Periódico revisado por pares]

New York, NY: IEEE

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3
About Random Fault Detection of Combinational Networks
About Random Fault Detection of Combinational Networks
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About Random Fault Detection of Combinational Networks

David ; Blanchet

IEEE transactions on computers, 1976-06, Vol.C-25 (6), p.659-664 [Periódico revisado por pares]

IEEE

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4
Abstract specification of synchronous data types for VLSI and proving the correctness of systolic network implementations
Abstract specification of synchronous data types for VLSI and proving the correctness of systolic network implementations
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Abstract specification of synchronous data types for VLSI and proving the correctness of systolic network implementations

Probst, D.K. ; Li, H.F.

IEEE Trans. Comput.; (United States), 1988-06, Vol.37 (6), p.710-720 [Periódico revisado por pares]

New York, NY: IEEE

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5
Abstractions for Node Level Passive Fault Detection in Distributed Systems
Abstractions for Node Level Passive Fault Detection in Distributed Systems
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Abstractions for Node Level Passive Fault Detection in Distributed Systems

OIKONOMOU, K. N ; KAIN, R. Y

IEEE transactions on computers, 1983-06, Vol.C-32 (6), p.543-550 [Periódico revisado por pares]

New York, NY: IEEE

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6
Acceptable Testing of VLSI Components Which Contain Error Correctors
Acceptable Testing of VLSI Components Which Contain Error Correctors
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Acceptable Testing of VLSI Components Which Contain Error Correctors

Cliff, R A

IEEE transactions on computers, 1980-02, Vol.C-29 (2), p.125-134 [Periódico revisado por pares]

IEEE

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7
Access and Alignment of Data in an Array Processor
Access and Alignment of Data in an Array Processor
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Access and Alignment of Data in an Array Processor

Lawrie, D.H.

IEEE transactions on computers, , Vol.C-24 (12), p.1145-1155 [Periódico revisado por pares]

IEEE

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8
Accumulator Compression Testing
Accumulator Compression Testing
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Accumulator Compression Testing

SAXENA, N. R ; ROBINSON, J. P

IEEE transactions on computers, 1986-04, Vol.C-35 (4), p.317-321 [Periódico revisado por pares]

New York, NY: IEEE

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9
Accurate low-cost methods for performance evaluation of cache memory systems
Accurate low-cost methods for performance evaluation of cache memory systems
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Accurate low-cost methods for performance evaluation of cache memory systems

Laha, S. ; Patel, J.H. ; Iyer, R.K.

IEEE transactions on computers, 1988-11, Vol.37 (11), p.1325-1336 [Periódico revisado por pares]

Legacy CDMS: IEEE

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10
Activity in an Interleaved Memory
Activity in an Interleaved Memory
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Activity in an Interleaved Memory

Knuth, D.E. ; Rao, G.S.

IEEE transactions on computers, 1975-09, Vol.C-24 (9), p.943-944 [Periódico revisado por pares]

IEEE

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