skip to main content
Idioma:

Miriã uma ferramenta para a síntese de controladores assíncronos multi-rajada

Duarte Lopes de Oliveira Marius Strum 1948-

2004

Localização: EPBC - Esc. Politécnica-Bib Central    (FT-2031 ) e outros locais(Acessar)

  • Título:
    Miriã uma ferramenta para a síntese de controladores assíncronos multi-rajada
  • Autor: Duarte Lopes de Oliveira
  • Marius Strum 1948-
  • Assuntos: CIRCUITOS INTEGRADOS; CIRCUITOS DIGITAIS; CONTROLADORES DIGITAIS
  • Notas: Tese (Doutorado)
  • Notas Locais: Microeletrônica
  • Descrição: Circuitos integrados (CI) digitais têm sido projetados para operar de forma síncrona. Entretanto, com o avanço da tecnologia CMOS, dominante para aplicações digitais, o aumento da complexidade dos circuitos e a demanda por um desempenho cada vez melhor têm revelado vários problemas inerentes ao estilo do projeto síncrono. Por outro lado o estilo de projeto assíncrono denominado Modo-Rajada Estendido (MRE), porque parte da especificação MRE, tem mostrado resultados interessantes principalmente quando aplicado em ambientes heterogêneos (p. ex. módulos operando em diferentes taxas de relógio com interfaces assíncronas). Este estilo permite descrever e sintetizar desde controladores assíncronos que operam no modo fundamental até controladores síncronos que operam nas duas transições do sinal de relógio ou com sinais de relógio de múltiplas fases. Esta tese introduz um novo estilo de projeto assíncrono. Uma especificação denominada grafo multi-rajada (GMR) é proposta como uma extensão da especificação MRE. O GMR permite, através do uso de dois operadores, OR e CONCORRÊNCIA (CO), descrever a operação lógica OR entre duas entradas-rajadas (causalidade OR) e a concorrência entre duas transições de estado, levando assim a uma limitada concorrência entre entradas e saídas, o que permite melhorar o desempenho do controlador sintetizado. A teoria existente para a síntese de controladores MRE livres de risco é estendida a controladores GMR, visando as arquiteturas gRS
    (elemento RS generalizado) ou gC (full-custom). A arquitetura gC é adotada quando o tempo de latência é crítica. A arquitetura gRS é adotada quando se deseja usar somente portas lógicas básicas. Neste caso obtém-se menor tempo de ciclo e menor área do que a arquitetura de Huffman, alvo da ferramenta 3D (esta ferramenta é o estado da arte para aplicações que envolvem sinais sensíveis ao nível (SSN) com comportamento não monotônico). ) Dentro da nossa teoria estendida, Miriã é proposta como uma ferramenta para a síntese automática de controladores assíncronos multi-rajada livres de risco. Os algoritmos da nossa ferramenta foram adaptados de outros já existentes ou especialmente desenvolvidos para a especificação GMR. Miriã foi aplicada a um extenso conjunto de benchmarks. Área, tempo de ciclo e número de transições de estado foram consideravelmente reduzidos em comparação com a ferramenta 3D em quatro casos: (1) Benchmarks onde o operador OR ou o CO foram aplicados: foi obtida uma redução em torno de 60% e de 10% respectivamente no número de transições de estado, melhorando assim a latência de aplicação. (2) Benchmarks com sinais SSN: foi obtida uma redução em torno de 40% no número de portas, de 50% no número total de literais e de 30% no tempo de ciclo na arquitetura gRS; a redução foi em torno de 30% no número de transistores na arquitetura gC. (3) Benchmarks com o operador OR: foi obtida uma redução de em torno de 35% no número de portas e 45% no número total
    de literais na arquitetura gRS e em torno de 15% no número de transistores na arquitetura gC. (4) Benchmarks com até 180 sinais (entradas+saídas) foram processados por Miriã em menos do que 30 segundos. Tais benchmarks não foram processados pela ferramenta 3D (versão pública 3.13)
  • Data de criação/publicação: 2004
  • Formato: 218 p apêndice.
  • Idioma: Português
Links
Voltar para lista de resultados

  • Realização: ABCD-USP USP   Logos de Redes Sociais: Freepik

Buscando em bases de dados remotas. Favor aguardar.