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Projeto de um gate-array ecl de logica a dois niveis
Miryam de Moraes Carlos Américo Morato de Andrade 1935-2006
1983
Localização:
EPBC - Esc. Politécnica-Bib Central
(FD-544 )
e outros locais
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Título:
Projeto de um gate-array ecl de logica a dois niveis
Autor:
Miryam de Moraes
Carlos Américo Morato de Andrade 1935-2006
Assuntos:
PROJETO LÓGICO DE COMPUTADORES
Notas:
Dissertação (Mestrado)
Descrição:
Esse trabalho apresenta o projeto de um “Gate-Array” ECL de Lógica a Dois Níveis. Inicialmente, projetou-se a porta OU-NOU ECL para tempos de atraso da ordem de 1ns. Em seguida, determinou-se a geometria do transistor adotando-se parâmetros com base em trabalhos executados no LME. A abertura do contato de emissor é de 5µm. Verificou-se que os parâmetros do transistor que mais influem no comportamento elétrico da porta ECL são a resistência de contato de base RB e a capacitância de junção base-coletor. O elemento básico do “Gate-Array” é a célula maior, constituída de quatro células menores e uma célula de polarização. Na célula menor, é possível implementar uma porta OU/NOU ECL de duas entradas e seis saídas. Na célula de polarização situa-se a fonte de tensão de referência de -1,29 V e quatro diodos grampeadores. Os diodos são utilizados para interconectar coletores; com tal procedimento se obtém a função lógica E. Interconexão de emissores são utilizados para realizar a função lógica OU rápida. Esses dois tipos de ligação foram estudados e são apresentados no trabalho. Um conjunto de treze funções lógicas foi implementado nas células maiores do “Gate-Array”. O comportamento dinâmico e potência dissipada para essas funções são apresentados. A célula de saída e o transistor de saída, elementos de interface entre as células internas do “Gate-Array” e o circuito externo, são também apresentados bem como a arquitetura do “Gate-Array”. A área do “Gate-Array” é de 3010 x 30110µm2.
Data de criação/publicação:
1983
Formato:
1v.
Idioma:
Português
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