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Um processo CMOS de cavidade dupla para comprimento de porta de 2 micrômetros

Martino, João Antonio

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 1988-12-21

Acesso online

  • Título:
    Um processo CMOS de cavidade dupla para comprimento de porta de 2 micrômetros
  • Autor: Martino, João Antonio
  • Orientador: Swart, Jacobus Willibrordus
  • Assuntos: Cavidade Dupla; Circuitos Integrados; Porta De Silício; Tecnologia Cmos; Cmos Technology; Double Well; Polycrystalline Silicon Gate
  • Descrição: Apresentamos neste trabalho o projeto, implementação e caracterização de um processo CMOS cavidade dupla para fabricação de circuitos integrados digitais de comprimento mínimo de porta de 2 µm. Para atingirmos este objetivo, desenvolvemos uma metodologia de projeto de processo CMOS, uma série de etapas de processo, duas patilhas testes e implementamos várias sequências de fabricação preliminares para a definição do processo. Como resultado obtivemos um processo CMOS de acordo com os critérios de projeto adotados. Entre as suas características principais citamos: tensão de limiar de ± 0,8 V (nMOS e pMOS); tensão de perfuração bipolar de 11 V; tensão de perfuração MOS de -10 V (pMOS, Lpoli 2 µm); tempo de atraso intrínseco por inversor de 1,2 ns (pMOS, Lpoli 3 µm). Verificamos também que apesar da vantagem de velocidade apresentada pela estrutura CMOS cavidade dupla (devido a baixa capacitância da junção p+ / cavidade N), ela apresenta dificuldades para ser utilizada em uma maior escala de integração devido a perfuração MOS entre o dreno do pMOS e a cavidade P.
  • DOI: 10.11606/T.3.1988.tde-23052022-110719
  • Editor: Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica
  • Data de criação/publicação: 1988-12-21
  • Formato: Adobe PDF
  • Idioma: Português
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