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Precision- and Accuracy-Reconfigurable Processor Architectures-An Overview
Precision- and Accuracy-Reconfigurable Processor Architectures-An Overview
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Precision- and Accuracy-Reconfigurable Processor Architectures-An Overview

Brand, Marcel ; Hannig, Frank ; Keszocze, Oliver ; Teich, Jurgen

IEEE transactions on circuits and systems. II, Express briefs, 2022-06, Vol.69 (6), p.2661-2666 [Periódico revisado por pares]

New York: IEEE

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2
Arquitetura modular de processador multicore, flexível, segura e tolerante a falhas, para sistemas embarcados ciberfísicos.
Arquitetura modular de processador multicore, flexível, segura e tolerante a falhas, para sistemas embarcados ciberfísicos.
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Tese de Doutorado 		Adicionar ao Meu Espaço

Arquitetura modular de processador multicore, flexível, segura e tolerante a falhas, para sistemas embarcados ciberfísicos.

Penteado, Cesar Giacomini

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2010-12-08

Acesso online. A biblioteca também possui exemplares impressos.

3
Embedded Processor Design Challenges: Systems, Architectures, Modeling, and Simulation - SAMOS
Embedded Processor Design Challenges: Systems, Architectures, Modeling, and Simulation - SAMOS
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Livro 		Adicionar ao Meu Espaço

Embedded Processor Design Challenges: Systems, Architectures, Modeling, and Simulation - SAMOS

Deprettere, Ed F ; Vassiliadis, Stamatis Deprettere, Ed F ; Vassiliadis, Stamatis ; Vassiliadis, Stamatis ; Deprettere, Ed F. ; Teich, Jürgen

Berlin, Heidelberg: Springer Nature 2003

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4
DSP processor fundamentals architectures and features
DSP processor fundamentals architectures and features
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Livro 		Adicionar ao Meu Espaço

DSP processor fundamentals architectures and features

Phil Lapsley 1965-

New York IEEE Press c1997

Localização: EPELM - Esc. Politécnica-Bib Eng Elet., Mec. e Naval    (004.932 D849 ) e outros locais(Acessar)

5
Processor Architecture
Processor Architecture
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Livro 		Adicionar ao Meu Espaço

Processor Architecture

Šilc Borut Robč; Borut Robic; Theo Ungerer

Springer Berlin Heidelberg 1999

Acesso online

6
Scalable and Unified Digit-Serial Processor Array Architecture for Multiplication and Inversion Over GF( 2^ )
Scalable and Unified Digit-Serial Processor Array Architecture for Multiplication and Inversion Over GF( 2^ )
Material Type:
Artigo 		Adicionar ao Meu Espaço

Scalable and Unified Digit-Serial Processor Array Architecture for Multiplication and Inversion Over GF( 2^ )

Ibrahim, Atef ; Gebali, Fayez

IEEE transactions on circuits and systems. I, Regular papers, 2017-11, Vol.64 (11), p.2894-2906 [Periódico revisado por pares]

New York: IEEE

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7
A DNN-Based Low Power ECG Co-Processor Architecture to Classify Cardiac Arrhythmia for Wearable Devices
A DNN-Based Low Power ECG Co-Processor Architecture to Classify Cardiac Arrhythmia for Wearable Devices
Material Type:
Artigo 		Adicionar ao Meu Espaço

A DNN-Based Low Power ECG Co-Processor Architecture to Classify Cardiac Arrhythmia for Wearable Devices

Janveja, Meenali ; Parmar, Rushik ; Tantuway, Mayank ; Trivedi, Gaurav

IEEE transactions on circuits and systems. II, Express briefs, 2022-04, Vol.69 (4), p.2281-2285 [Periódico revisado por pares]

New York: IEEE

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8
Smartphone processor architecture, operations, and functions: current state-of-the-art and future outlook: energy performance trade-off: Energy–performance trade-off for smartphone processors
Smartphone processor architecture, operations, and functions: current state-of-the-art and future outlook: energy performance trade-off: Energy–performance trade-off for smartphone processors
Material Type:
Artigo 		Adicionar ao Meu Espaço

Smartphone processor architecture, operations, and functions: current state-of-the-art and future outlook: energy performance trade-off: Energy–performance trade-off for smartphone processors

Ginny ; Kumar, Chiranjeev ; Naik, Kshirasagar

The Journal of supercomputing, 2021-02, Vol.77 (2), p.1377-1454 [Periódico revisado por pares]

New York: Springer US

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9
A High-Performance Scalable Shared-Memory SVD Processor Architecture Based on Jacobi Algorithm and Batcher's Sorting Network
A High-Performance Scalable Shared-Memory SVD Processor Architecture Based on Jacobi Algorithm and Batcher's Sorting Network
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Artigo 		Adicionar ao Meu Espaço

A High-Performance Scalable Shared-Memory SVD Processor Architecture Based on Jacobi Algorithm and Batcher's Sorting Network

Shahshahani, Seyed Mohamad Reza ; Mahdiani, Hamid Reza

IEEE transactions on circuits and systems. I, Regular papers, 2020-06, Vol.67 (6), p.1912-1924 [Periódico revisado por pares]

New York: IEEE

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10
An efficient control flow validation method using redundant computing capacity of dual-processor architecture
An efficient control flow validation method using redundant computing capacity of dual-processor architecture
Material Type:
Artigo 		Adicionar ao Meu Espaço

An efficient control flow validation method using redundant computing capacity of dual-processor architecture

Wang, Qingran ; Guo, Wei ; Wei, Jizeng Wang, Hua

PloS one, 2018-08, Vol.13 (8), p.e0201127-e0201127 [Periódico revisado por pares]

United States: Public Library of Science

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  1. Nakagawa, E
  2. Maldonado, J
  3. Sperling, D
  4. Rozenfeld, H
  5. Pratschke, A

Neste Assunto:

  1. Science & Technology
  2. Technology
  3. Computer Science
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