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TEA-RC: Thread Context-Aware Register Cache for GPUs
TEA-RC: Thread Context-Aware Register Cache for GPUs
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TEA-RC: Thread Context-Aware Register Cache for GPUs

Jeong, Ipoom ; Oh, Yunho ; Ro, Won Woo ; Yoon, Myung Kuk

IEEE access, 2022, Vol.10, p.82049-82062 [Periódico revisado por pares]

Piscataway: IEEE

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2
Efficient Implementation of Many-Ported Memories by Using Standard-Cell Memory Approach
Efficient Implementation of Many-Ported Memories by Using Standard-Cell Memory Approach
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Artigo 		Adicionar ao Meu Espaço

Efficient Implementation of Many-Ported Memories by Using Standard-Cell Memory Approach

Marinberg, Hanan ; Garzon, Esteban ; Noy, Tzachi ; Lanuzza, Marco ; Teman, Adam

IEEE access, 2023, Vol.11, p.94885-94897 [Periódico revisado por pares]

Piscataway: IEEE

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3
Selective register-file cache: an energy saving technique for embedded processor architecture
Selective register-file cache: an energy saving technique for embedded processor architecture
Material Type:
Artigo 		Adicionar ao Meu Espaço

Selective register-file cache: an energy saving technique for embedded processor architecture

Gudaparthi, Sumanth ; Shrestha, Rahul

Design automation for embedded systems, 2022-06, Vol.26 (2), p.105-124 [Periódico revisado por pares]

New York: Springer US

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4
Triple-A: Early Operand Collector Allocation for Maximizing GPU Register Bank Utilization
Triple-A: Early Operand Collector Allocation for Maximizing GPU Register Bank Utilization
Material Type:
Artigo 		Adicionar ao Meu Espaço

Triple-A: Early Operand Collector Allocation for Maximizing GPU Register Bank Utilization

Jeong, Ipoom ; Jeong, Eunbi ; Kim, Nam Sung ; Yoon, Myung Kuk

IEEE embedded systems letters, 2024-06, Vol.16 (2), p.206-209 [Periódico revisado por pares]

IEEE

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5
A novel register renaming technique for out-of-order processors
A novel register renaming technique for out-of-order processors
Material Type:
Ata de Congresso 		Adicionar ao Meu Espaço

A novel register renaming technique for out-of-order processors

Tabani, Hamid ; Arnau Montañés, José María ; Tubella Murgadas, Jordi ; González Colás, Antonio María

Institute of Electrical and Electronics Engineers (IEEE) 2018

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6
Micro-architectural approach to the efficient employment of STTRAM cells in a microprocessor register file
Micro-architectural approach to the efficient employment of STTRAM cells in a microprocessor register file
Material Type:
Artigo 		Adicionar ao Meu Espaço

Micro-architectural approach to the efficient employment of STTRAM cells in a microprocessor register file

Asgari, Bahar ; Fazeli, Mahdi ; Patooghy, Ahmad ; Azhari, Seyed Vahid

IET computers & digital techniques, 2017-01, Vol.11 (1), p.1-7 [Periódico revisado por pares]

The Institution of Engineering and Technology

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7
A Compiler-Microarchitecture Hybrid Approach to Soft Error Reduction for Register Files
A Compiler-Microarchitecture Hybrid Approach to Soft Error Reduction for Register Files
Material Type:
Artigo 		Adicionar ao Meu Espaço

A Compiler-Microarchitecture Hybrid Approach to Soft Error Reduction for Register Files

Jongeun Lee ; Shrivastava, Aviral

IEEE transactions on computer-aided design of integrated circuits and systems, 2010-07, Vol.29 (7), p.1018-1027 [Periódico revisado por pares]

New York: IEEE

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8
Instruction scheduling and transformation for a VLIW unified reduced instruction set computer/digital signal processor processor with shared register architecture
Instruction scheduling and transformation for a VLIW unified reduced instruction set computer/digital signal processor processor with shared register architecture
Material Type:
Artigo 		Adicionar ao Meu Espaço

Instruction scheduling and transformation for a VLIW unified reduced instruction set computer/digital signal processor processor with shared register architecture

Lee, Cheng-Yu ; Hung, Min-Chin ; Chang, Rong-Guey

Concurrency and computation, 2014-01, Vol.26 (1), p.134-151 [Periódico revisado por pares]

Blackwell Publishing Ltd

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9
Improving SIMD Utilization with Thread‐Lane Shuffled Compaction in GPGPU
Improving SIMD Utilization with Thread‐Lane Shuffled Compaction in GPGPU
Material Type:
Artigo 		Adicionar ao Meu Espaço

Improving SIMD Utilization with Thread‐Lane Shuffled Compaction in GPGPU

Li, Bingchao ; Wei, Jizeng ; Guo, Wei ; Sun, Jizhou

Chinese Journal of Electronics, 2015-10, Vol.24 (4), p.684-688 [Periódico revisado por pares]

Published by the IET on behalf of the CIE

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10
LC-GRFA: global register file assignment with local consciousness for VLIW DSP processors with non-uniform register files
LC-GRFA: global register file assignment with local consciousness for VLIW DSP processors with non-uniform register files
Material Type:
Artigo 		Adicionar ao Meu Espaço

LC-GRFA: global register file assignment with local consciousness for VLIW DSP processors with non-uniform register files

Lu, Chia-Han ; Lin, Yung-Chia ; You, Yi-Ping ; Lee, Jenq-Kuen

Concurrency and computation, 2009-01, Vol.21 (1), p.101-114 [Periódico revisado por pares]

Chichester, UK: John Wiley & Sons, Ltd

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