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1
On-Chip Interconnection Architecture of the Tile Processor
On-Chip Interconnection Architecture of the Tile Processor
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On-Chip Interconnection Architecture of the Tile Processor

Wentzlaff, D. ; Griffin, P. ; Hoffmann, H. ; Liewei Bao ; Edwards, B. ; Ramey, C. ; Mattina, M. ; Chyi-Chang Miao ; Brown, J.F. ; Agarwal, A.

IEEE MICRO, 2007-09, Vol.27 (5), p.15-31 [Periódico revisado por pares]

Los Alamitos: IEEE

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2
An Efficient Methodology for Mapping Quantum Circuits to the IBM QX Architectures
An Efficient Methodology for Mapping Quantum Circuits to the IBM QX Architectures
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An Efficient Methodology for Mapping Quantum Circuits to the IBM QX Architectures

Zulehner, Alwin ; Paler, Alexandru ; Wille, Robert

IEEE transactions on computer-aided design of integrated circuits and systems, 2019-07, Vol.38 (7), p.1226-1236 [Periódico revisado por pares]

New York: IEEE

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3
Unsupervised Spectral-Spatial Feature Learning via Deep Residual Conv-Deconv Network for Hyperspectral Image Classification
Unsupervised Spectral-Spatial Feature Learning via Deep Residual Conv-Deconv Network for Hyperspectral Image Classification
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Unsupervised Spectral-Spatial Feature Learning via Deep Residual Conv-Deconv Network for Hyperspectral Image Classification

Lichao Mou ; Ghamisi, Pedram ; Xiao Xiang Zhu

IEEE transactions on geoscience and remote sensing, 2018-01, Vol.56 (1), p.391-406 [Periódico revisado por pares]

New York: IEEE

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4
NullHop: A Flexible Convolutional Neural Network Accelerator Based on Sparse Representations of Feature Maps
NullHop: A Flexible Convolutional Neural Network Accelerator Based on Sparse Representations of Feature Maps
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NullHop: A Flexible Convolutional Neural Network Accelerator Based on Sparse Representations of Feature Maps

Aimar, Alessandro ; Mostafa, Hesham ; Calabrese, Enrico ; Rios-Navarro, Antonio ; Tapiador-Morales, Ricardo ; Lungu, Iulia-Alexandra ; Milde, Moritz B. ; Corradi, Federico ; Linares-Barranco, Alejandro ; Liu, Shih-Chii ; Delbruck, Tobi

IEEE transaction on neural networks and learning systems, 2019-03, Vol.30 (3), p.644-656

United States: IEEE

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5
Multi-Scale Deep Residual Learning-Based Single Image Haze Removal via Image Decomposition
Multi-Scale Deep Residual Learning-Based Single Image Haze Removal via Image Decomposition
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Multi-Scale Deep Residual Learning-Based Single Image Haze Removal via Image Decomposition

Yeh, Chia-Hung ; Huang, Chih-Hsiang ; Kang, Li-Wei

IEEE transactions on image processing, 2020-01, Vol.29, p.3153-3167 [Periódico revisado por pares]

United States: IEEE

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6
The architecture of virtual machines
The architecture of virtual machines
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The architecture of virtual machines

Smith, J.E. ; Ravi Nair

Computer (Long Beach, Calif.), 2005-05, Vol.38 (5), p.32-38 [Periódico revisado por pares]

New York, NY: IEEE

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7
SemiMap: A Semi-Folded Convolution Mapping for Speed-Overhead Balance on Crossbars
SemiMap: A Semi-Folded Convolution Mapping for Speed-Overhead Balance on Crossbars
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SemiMap: A Semi-Folded Convolution Mapping for Speed-Overhead Balance on Crossbars

Deng, Lei ; Liang, Ling ; Wang, Guanrui ; Chang, Liang ; Hu, Xing ; Ma, Xin ; Liu, Liu ; Pei, Jing ; Li, Guoqi ; Xie, Yuan

IEEE transactions on computer-aided design of integrated circuits and systems, 2020-01, Vol.39 (1), p.117-130 [Periódico revisado por pares]

New York: IEEE

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8
Underwater Acoustic Target Classification Based on Dense Convolutional Neural Network
Underwater Acoustic Target Classification Based on Dense Convolutional Neural Network
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Underwater Acoustic Target Classification Based on Dense Convolutional Neural Network

Doan, Van-Sang ; Huynh-The, Thien ; Kim, Dong-Seong

IEEE geoscience and remote sensing letters, 2022, Vol.19, p.1-5 [Periódico revisado por pares]

Piscataway: IEEE

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9
SegNet: A Deep Convolutional Encoder-Decoder Architecture for Image Segmentation
SegNet: A Deep Convolutional Encoder-Decoder Architecture for Image Segmentation
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SegNet: A Deep Convolutional Encoder-Decoder Architecture for Image Segmentation

Badrinarayanan, Vijay ; Kendall, Alex ; Cipolla, Roberto

IEEE transactions on pattern analysis and machine intelligence, 2017-12, Vol.39 (12), p.2481-2495 [Periódico revisado por pares]

United States: IEEE

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10
MALOC: A Fully Pipelined FPGA Accelerator for Convolutional Neural Networks With All Layers Mapped on Chip
MALOC: A Fully Pipelined FPGA Accelerator for Convolutional Neural Networks With All Layers Mapped on Chip
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MALOC: A Fully Pipelined FPGA Accelerator for Convolutional Neural Networks With All Layers Mapped on Chip

Gong, Lei ; Wang, Chao ; Li, Xi ; Chen, Huaping ; Zhou, Xuehai

IEEE transactions on computer-aided design of integrated circuits and systems, 2018-11, Vol.37 (11), p.2601-2612 [Periódico revisado por pares]

New York: IEEE

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