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PBS: proven Boolean simplification
PBS: proven Boolean simplification
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PBS: proven Boolean simplification

Aagaard, M. ; Leeser, M.

IEEE transactions on computer-aided design of integrated circuits and systems, 1994-04, Vol.13 (4), p.459-470 [Periódico revisado por pares]

New York, NY: IEEE

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2
Transient current testing of dynamic CMOS circuits
Transient current testing of dynamic CMOS circuits
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Ata de Congresso 		Adicionar ao Meu Espaço

Transient current testing of dynamic CMOS circuits

Aaraj, N. ; Nazer, A. ; Chehab, A. ; Kayssi, A.

19th IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 2004. DFT 2004. Proceedings, 2004, p.264-271

Los Alamitos CA: IEEE

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3
Hybrid Architectures for Efficient and Secure Face Authentication in Embedded Systems
Hybrid Architectures for Efficient and Secure Face Authentication in Embedded Systems
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Artigo 		Adicionar ao Meu Espaço

Hybrid Architectures for Efficient and Secure Face Authentication in Embedded Systems

Aaraj, N. ; Ravi, S. ; Raghunathan, A. ; Jha, N.K.

IEEE transactions on very large scale integration (VLSI) systems, 2007-03, Vol.15 (3), p.296-308 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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4
Embedded high-resolution delay measurement system using time amplification
Embedded high-resolution delay measurement system using time amplification
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Artigo 		Adicionar ao Meu Espaço

Embedded high-resolution delay measurement system using time amplification

ABAS, M. A ; RUSSELL, G ; KINNIMENT, D. J

IET computers & digital techniques, 2007, Vol.1 (2), p.77-86 [Periódico revisado por pares]

Stevenage: Institution of Engineering and Technology

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5
Built-in time measurement circuits - : a comparative design study
Built-in time measurement circuits - : a comparative design study
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Artigo 		Adicionar ao Meu Espaço

Built-in time measurement circuits - : a comparative design study

ABAS, M. A ; RUSSELL, G ; KINNIMENT, D. J

IET computers & digital techniques, 2007-03, Vol.1 (2), p.87-97 [Periódico revisado por pares]

Stevenage: Institution of Engineering and Technology

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6
Adaptive hierarchical scheduling policy for enterprise grid computing systems
Adaptive hierarchical scheduling policy for enterprise grid computing systems
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Adaptive hierarchical scheduling policy for enterprise grid computing systems

Abawajy, J.H.

Journal of network and computer applications, 2009-05, Vol.32 (3), p.770-779 [Periódico revisado por pares]

Kidlington: Elsevier Ltd

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7
Noise effects on performance of low power design schemes in deep submicron regime [CMOS digital ICs]
Noise effects on performance of low power design schemes in deep submicron regime [CMOS digital ICs]
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Noise effects on performance of low power design schemes in deep submicron regime [CMOS digital ICs]

Abbas, M. ; Ikeda, M. ; Asada, K.

19th IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 2004. DFT 2004. Proceedings, 2004, p.87-95

Los Alamitos CA: IEEE

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8
Fast Interconnect and Gate Timing Analysis for Performance Optimization
Fast Interconnect and Gate Timing Analysis for Performance Optimization
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Fast Interconnect and Gate Timing Analysis for Performance Optimization

Abbaspour, S. ; Pedram, M. ; Ajami, A. ; Kashyap, C.

IEEE transactions on very large scale integration (VLSI) systems, 2006-12, Vol.14 (12), p.1383-1388 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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9
Xetal-II: A 107 GOPS, 600 mW Massively Parallel Processor for Video Scene Analysis
Xetal-II: A 107 GOPS, 600 mW Massively Parallel Processor for Video Scene Analysis
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Xetal-II: A 107 GOPS, 600 mW Massively Parallel Processor for Video Scene Analysis

Abbo, Anteneh A. ; Kleihorst, Richard P. ; Choudhary, Vishal ; Sevat, Leo ; Wielage, Paul ; Mouy, Sebastien ; Vermeulen, Bart ; Heijligers, Marc

IEEE journal of solid-state circuits, 2008-01, Vol.43 (1), p.192-201 [Periódico revisado por pares]

New York, NY: IEEE

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10
A Digital CMOS Parallel Counter Architecture Based on State Look-Ahead Logic
A Digital CMOS Parallel Counter Architecture Based on State Look-Ahead Logic
Material Type:
Artigo 		Adicionar ao Meu Espaço

A Digital CMOS Parallel Counter Architecture Based on State Look-Ahead Logic

Abdel-Hafeez, S ; Gordon-Ross, A

IEEE transactions on very large scale integration (VLSI) systems, 2011-06, Vol.19 (6), p.1023-1033 [Periódico revisado por pares]

New York, NY: IEEE

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