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Design of a self-testing and self-repairing structure for highly hierarchical ultra-large capacity memory chips
Design of a self-testing and self-repairing structure for highly hierarchical ultra-large capacity memory chips
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Design of a self-testing and self-repairing structure for highly hierarchical ultra-large capacity memory chips

Chen, T. ; Sunada, G.

IEEE transactions on very large scale integration (VLSI) systems, 1993-06, Vol.1 (2), p.88-97 [Periódico revisado por pares]

IEEE

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MARVLE: a VLSI chip for data compression using tree-based codes
MARVLE: a VLSI chip for data compression using tree-based codes
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MARVLE: a VLSI chip for data compression using tree-based codes

Mukherjee, A. ; Ranganathan, N. ; Flieder, J. ; Acharya, T.

IEEE transactions on very large scale integration (VLSI) systems, 1993-06, Vol.1 (2), p.203-214 [Periódico revisado por pares]

IEEE

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3
Yield optimization of modular and redundant multimegabit RAMs: a study of effectiveness of coding versus static redundancy using the center-satellite model
Yield optimization of modular and redundant multimegabit RAMs: a study of effectiveness of coding versus static redundancy using the center-satellite model
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Yield optimization of modular and redundant multimegabit RAMs: a study of effectiveness of coding versus static redundancy using the center-satellite model

Sharma, D.D. ; Meyer, F.J. ; Pradhan, D.K.

IEEE transactions on very large scale integration (VLSI) systems, 1993-12, Vol.1 (4), p.546-558 [Periódico revisado por pares]

IEEE

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Partial address directory for cache access
Partial address directory for cache access
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Liu, Lishing

IEEE transactions on very large scale integration (VLSI) systems, 1994-06, Vol.2 (2), p.226-240 [Periódico revisado por pares]

IEEE

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5
Testing complex couplings in multiport memories
Testing complex couplings in multiport memories
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Testing complex couplings in multiport memories

Nicolaidis, M. ; Castro Alves, V. ; Bederr, H.

IEEE transactions on very large scale integration (VLSI) systems, 1995-03, Vol.3 (1), p.59-71 [Periódico revisado por pares]

IEEE

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Background memory area estimation for multidimensional signal processing systems
Background memory area estimation for multidimensional signal processing systems
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Background memory area estimation for multidimensional signal processing systems

Balasa, F. ; Catthoor, F. ; Hugo De Man

IEEE transactions on very large scale integration (VLSI) systems, 1995-06, Vol.3 (2), p.157-172 [Periódico revisado por pares]

IEEE

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Programmable active memories: reconfigurable systems come of age
Programmable active memories: reconfigurable systems come of age
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Programmable active memories: reconfigurable systems come of age

Vuillemin, J.E. ; Bertin, P. ; Roncin, D. ; Shand, M. ; Touati, H.H. ; Boucard, P.

IEEE transactions on very large scale integration (VLSI) systems, 1996-03, Vol.4 (1), p.56-69 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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8
Self-Timed Design in GaAs - Case Study of a High-Speed, Parallel Multiplier
Self-Timed Design in GaAs - Case Study of a High-Speed, Parallel Multiplier
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Self-Timed Design in GaAs - Case Study of a High-Speed, Parallel Multiplier

Chandramouli, V. ; Brunvand, E. ; Smith, K.F.

IEEE transactions on very large scale integration (VLSI) systems, 1996-03, Vol.4 (1), p.146-149, Article 146 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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9
Built-in self-test (BIST) design of high-speed carry-free dividers
Built-in self-test (BIST) design of high-speed carry-free dividers
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Built-in self-test (BIST) design of high-speed carry-free dividers

WEY, C.-L

IEEE transactions on very large scale integration (VLSI) systems, 1996-03, Vol.4 (1), p.141-145 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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10
A CMOS IC for Gb/s Viterbi decoding: system design and VLSI implementation
A CMOS IC for Gb/s Viterbi decoding: system design and VLSI implementation
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A CMOS IC for Gb/s Viterbi decoding: system design and VLSI implementation

Dawid, H. ; Fettweis, G. ; Meyr, H.

IEEE transactions on very large scale integration (VLSI) systems, 1996-03, Vol.4 (1), p.17-31 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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