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2-D Systolic Array architecture of CBNS based Discrete Hilbert Transform Processor
2-D Systolic Array architecture of CBNS based Discrete Hilbert Transform Processor
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2-D Systolic Array architecture of CBNS based Discrete Hilbert Transform Processor

Mukherjee, Madhumita ; Sanyal, Salil Kumar

Microprocessors and microsystems, 2021-11, Vol.87, p.103509, Article 103509 [Periódico revisado por pares]

Kidlington: Elsevier B.V

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32-bit computer design using the 68020, 68881 and 68851
32-bit computer design using the 68020, 68881 and 68851
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32-bit computer design using the 68020, 68881 and 68851

Microprocessors and microsystems, 1988-07, Vol.12 (6), p.345-351 [Periódico revisado por pares]

Elsevier B.V

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32-bit microprocessors based on the TRON specification
32-bit microprocessors based on the TRON specification
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32-bit microprocessors based on the TRON specification

Sakamura, Ken ; Enomoto, Tatsuya

Microprocessors and microsystems, 1989-10, Vol.13 (8), p.503-513 [Periódico revisado por pares]

Elsevier B.V

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32008-based single-board microcomputer
32008-based single-board microcomputer
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32008-based single-board microcomputer

Davidson, Jacob

Microprocessors and microsystems, 1986, Vol.10 (1), p.28-32 [Periódico revisado por pares]

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3D block-based medial axis transform and chessboard distance transform based on dominance
3D block-based medial axis transform and chessboard distance transform based on dominance
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3D block-based medial axis transform and chessboard distance transform based on dominance

Lin, Shih-Ying ; Horng, Shi-Jinn ; Kao, Tzong-Wann ; Fahn, Chin-Shyurng ; Fan, Pingzhi ; Chen, Yuan-Hsin ; Khan, Muhammad Khurram ; Bourgeois, Anu ; Terano, Takao

Image and vision computing, 2011-03, Vol.29 (4), p.272-285 [Periódico revisado por pares]

Elsevier B.V

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6
3D Garden landscape planning visualization system based on FPGA processor and virtual reality
3D Garden landscape planning visualization system based on FPGA processor and virtual reality
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3D Garden landscape planning visualization system based on FPGA processor and virtual reality

Peng, Li ; Yu, Lingyun ; Shen, Huaheng ; Pi, Jianhui

Microprocessors and microsystems, 2021-03, Vol.81, p.1 [Periódico revisado por pares]

Kidlington: Elsevier BV

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3D NAND flash memory with laterally-recessed channel (LRC) and connection gate architecture
3D NAND flash memory with laterally-recessed channel (LRC) and connection gate architecture
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3D NAND flash memory with laterally-recessed channel (LRC) and connection gate architecture

Yun, Jang-Gn ; Lee, Jong Duk ; Park, Byung-Gook

Solid-state electronics, 2011, Vol.55 (1), p.37-43 [Periódico revisado por pares]

Kidlington: Elsevier Ltd

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3D network-on-chip design for embedded ubiquitous computing systems
3D network-on-chip design for embedded ubiquitous computing systems
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3D network-on-chip design for embedded ubiquitous computing systems

Wang, Zheng ; Gu, Huaxi ; Chen, Yawen ; Yang, Yintang ; Wang, Kun

Journal of systems architecture, 2017-05, Vol.76, p.39-46 [Periódico revisado por pares]

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4-Bit serial shift register with reset ability and 4-bit LFSR in QCA technology using minimum number of cells and delay
4-Bit serial shift register with reset ability and 4-bit LFSR in QCA technology using minimum number of cells and delay
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4-Bit serial shift register with reset ability and 4-bit LFSR in QCA technology using minimum number of cells and delay

Roshan, Mojtaba Gholamnia ; Gholami, Mohammad

Computers & electrical engineering, 2019-09, Vol.78, p.449-462 [Periódico revisado por pares]

Amsterdam: Elsevier Ltd

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6800/6802 microprocessor emulation adapter
6800/6802 microprocessor emulation adapter
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6800/6802 microprocessor emulation adapter

Bowen, JP

Microprocessors and microsystems, 1985, Vol.9 (1), p.24-26 [Periódico revisado por pares]

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