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Logic Synthesis and Verification Algorithms
Logic Synthesis and Verification Algorithms
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Logic Synthesis and Verification Algorithms

Gary D. Hachtel Fabio Somenzi

Dordrecht Springer US 1996

Acceso en línea

2
Logic Minimization Algorithms for VLSI Synthesis
Logic Minimization Algorithms for VLSI Synthesis
Logic Minimization Algorithms for VLSI Synthesis
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Logic Minimization Algorithms for VLSI Synthesis

Brayton Gary D Hachtel; C McMullen; Curtis T McMullen; Alberto L Sangiovanni-Vincentelli

Springer US 1984

Acceso en línea. La biblioteca tiene también copias físicas.

3
Logic synthesis and verification algorithms
Logic synthesis and verification algorithms
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Logic synthesis and verification algorithms

Gary D Hachtel Fabio Somenzi

New York Springer c2006

Disponible en EACH - Esc. Artes, Ciências e Humanidades    (621.395 H117L )(Obténgalo)

4
Logic Synthesis and Verification Algorithms
Logic Synthesis and Verification Algorithms
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Logic Synthesis and Verification Algorithms

Gary D. Somenzi, Fabio Hachtel Fabio Somenzi

Springer US 1996

Acceso en línea

5
Multilevel logic synthesis
Multilevel logic synthesis
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Multilevel logic synthesis

Brayton, R.K. ; Hachtel, G.D. ; Sangiovanni-Vincentelli, A.L.

Proceedings of the IEEE, 1990-02, Vol.78 (2), p.264-300 [Revista revisada por pares]

New York, NY: IEEE

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6
Redundancy identification/removal and test generation for sequential circuits using implicit state enumeration
Redundancy identification/removal and test generation for sequential circuits using implicit state enumeration
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Redundancy identification/removal and test generation for sequential circuits using implicit state enumeration

Cho, H. ; Hachtel, G.D. ; Somenzi, F.

IEEE transactions on computer-aided design of integrated circuits and systems, 1993-07, Vol.12 (7), p.935-945 [Revista revisada por pares]

New York, NY: IEEE

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7
Markovian analysis of large finite state machines
Markovian analysis of large finite state machines
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Markovian analysis of large finite state machines

Hachtel, G.D. ; Macii, E. ; Pardo, A. ; Somenzi, F.

IEEE transactions on computer-aided design of integrated circuits and systems, 1996-12, Vol.15 (12), p.1479-1493 [Revista revisada por pares]

New York, NY: IEEE

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8
Algorithms for approximate FSM traversal based on state space decomposition
Algorithms for approximate FSM traversal based on state space decomposition
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Algorithms for approximate FSM traversal based on state space decomposition

Hyunwoo Cho ; Hachtel, G.D. ; Macii, E. ; Plessier, B. ; Somenzi, F.

IEEE transactions on computer-aided design of integrated circuits and systems, 1996-12, Vol.15 (12), p.1465-1478 [Revista revisada por pares]

New York, NY: IEEE

Texto completo disponible

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9
MUSE: a multilevel symbolic encoding algorithm for state assignment
MUSE: a multilevel symbolic encoding algorithm for state assignment
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MUSE: a multilevel symbolic encoding algorithm for state assignment

Du, X. ; Hachtel, G. ; Lin, B. ; Newton, A.R.

IEEE transactions on computer-aided design of integrated circuits and systems, 1991-01, Vol.10 (1), p.28-38 [Revista revisada por pares]

IEEE

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10
Automatic state space decomposition for approximate FSM traversal based on circuit analysis
Automatic state space decomposition for approximate FSM traversal based on circuit analysis
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Automatic state space decomposition for approximate FSM traversal based on circuit analysis

Hyunwoo Cho ; Hachtel, G.D. ; Macii, E. ; Poncino, M. ; Somenzi, F.

IEEE transactions on computer-aided design of integrated circuits and systems, 1996-12, Vol.15 (12), p.1451-1464 [Revista revisada por pares]

New York, NY: IEEE

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